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J-GLOBAL ID：201702268746943990   整理番号：17A1570668

Xilinx FPGAに実装されたサブps分解能のプログラム可能な遅延【Powered by NICT】

Sub-ps resolution programmable delays implemented in a Xilinx FPGA

著者 (3件)： Berrima Safa (Department of Electrical Engineering, Polytechnique Montre ́al, Montre ́al, QC, Canada) ,  Blaquiere Yves (Department of Electrical Engineering, E ́cole de Technologie Supe ́rieure, Montre ́al, QC, Canada) ,  Savaria Yvon (Department of Electrical Engineering, Polytechnique Montre ́al, Montre ́al, QC, Canada)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 918-921  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,Xilinx社のフィールドプログラマブルゲートアレイ(FPGA)上でのネット遅延を微調整するための新しい方法を提案した。に遅延を調整,正味に沿ったスイッチマトリックスの任意の入力ピンと接続するネットに浮遊相互接続(ノード)を加えることから成る。ノードの添加は既配置とルート設計に適用したTCLスクリプトを用いて行った。しかし,アンテナと呼ばれる,このようなノードは典型的に設計フローにおいて致命的な誤差の原因となり,通常ビットストリームを生成するからのツールを妨げる。この問題を克服するために,各ノードを接続する荷重を幅優先探索アルゴリズムを本研究で提案した。Vivado設計を用いたZYNQxc7z010 3clg400Xilinx FPGA上で行った実験結果は,ピコ秒下での分解能と15添加したノードを持つネットの48.6psに達する添加ノード数に比例カバーされる範囲と網に小さな遅延段階を付加することができることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： アンテナ ,  浮遊 ,  *FPGA ,  ピコ秒 ,  相互接続 ,  *分解能 ,  アルゴリズム
準シソーラス用語： 幅優先探索 ,  ビットストリーム ,  設計フロー ,  スクリプト ,  微調整 , 【Automatic Indexing@JST】

分類 (5件)： 専用演算制御装置  (JC04030Y) ,  パターン認識  (JE07000S) ,  システム同定  (IA02040O) ,  半導体集積回路  (NC03162T) ,  符号理論  (ND02030R)

タイトルに関連する用語 (6件)： FPGA ,  実装 ,  サブ ,  PS ,  分解能 ,  遅延