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J-GLOBAL ID：201702269394656823   整理番号：17A1647912

可逆論理ゲートに基づく低電力Viterbi復号器の設計【Powered by NICT】

Low power Viterbi decoder design based on reversible logic gates

著者 (3件)： Naveen K B (VTU, Belgaum) ,  Puneeth G S (Dept. of ECE, BGS Institute of Technology, BG Nagar, Mandya, India) ,  Rangaraju M N Sree (Dept. of ECE, Bangalore Institute of Technology, Bangalore, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICECS  ページ： 201-205  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： VLSI技術の最近の動向では可逆論理は,面積,電力と速度制約の最適化の研究の主要分野になっている。可逆論理は同数の入力と出力であった。無線通信におけるViterbiアルゴリズムは最小数通信チャネルのために採用されている。可逆論理を用いた65nm技術でのViterbi復号器の設計が,効率の増加とともに電力,面積および遅延を最適化するための試みを行った。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *電力 ,  無線伝送 ,  通信チャネル ,  超LSI ,  *復号器 ,  最適化
準シソーラス用語： Viterbiアルゴリズム ,  *低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 符号理論  (ND02030R)

タイトルに関連する用語 (5件)： 可逆論理 ,  ゲート ,  低電力 ,  復号器 ,  設計