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J-GLOBAL ID：201702270236319251   整理番号：17A1392548

電圧マージン縮小のためのクロックデータ補償を意識したディジタル回路設計【Powered by NICT】

Clock Data Compensation Aware Digital Circuits Design for Voltage Margin Reduction

著者 (3件)： Na Taesik (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA) ,  Ko Jong Hwan (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA) ,  Mukhopadhyay Saibal (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 64  号： 9  ページ： 2401-2413  発行年： 2017年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ディジタル回路における電源雑音(PSN)によるタイミング誤差の許容電圧マージンを付加することにより行うことができる。電圧マージンの保存的添加はもの(IoT)のインターネットにおける電池寿命を還元力の廃棄物をもたらした。本論文では,特に低コストIoTデバイスのためのPSNによる過剰設計を回避するガイドラインを提供することである。この目的のために,筆者らは最初にクロックデータ補償のためのPSN会計によるタイミングスラック変動の正確な時間領域行動モデルを提案した。モデルの精度は,複雑な設計のためのSPICEに対して検証し,AESエンジンとLEON3プロセッサを含んでいた。電圧マージンを減少させるための提案モデルの有効性を証明するために,種々の例,タイミングスラック対雑音周波数解析のような標準VLSI設計フローにおける著者らのモデルを利用し,オンチップキャパシタの最適値を決定し,時間借用技術,PVT変動シミュレーションの影響を分析した。解析によれば,モデルは推定タイミングスラックの悲観主義の低減を助けることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： インターネット ,  周波数解析 ,  シミュレーション ,  モデル ,  *電圧 ,  超LSI ,  演算プロセッサ ,  *ディジタル回路 ,  雑音
準シソーラス用語： 設計フロー ,  行動モデル ,  電池寿命 ,  モノのインターネット ,  タイミング誤差 ,  電源雑音 , 【Automatic Indexing@JST】

分類 (4件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T) ,  変復調回路  (NC05050F) ,  増幅回路  (NC05040U)

タイトルに関連する用語 (6件)： 縮小 ,  クロック ,  補償 ,  意識 ,  ディジタル ,  回路設計