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J-GLOBAL ID：201702270955590945   整理番号：17A1062972

分数次数カオスシステムのFPGA実装【Powered by NICT】

FPGA implementation of fractional-order chaotic systems

著者 (5件)： Shah Divya K. (Department of Electronics Engineering, Ramrao Adik Institute of Technology, Nerul, Navi Mumbai 400706, India) ,  Chaurasiya Rohit B. (Department of Electronics Engineering, Ramrao Adik Institute of Technology, Nerul, Navi Mumbai 400706, India) ,  Vyawahare Vishwesh A. (Department of Electronics Engineering, Ramrao Adik Institute of Technology, Nerul, Navi Mumbai 400706, India) ,  Pichhode Khushboo (Department of Electronics Engineering, Ramrao Adik Institute of Technology, Nerul, Navi Mumbai 400706, India) ,  Patil Mukesh D. (Department of Electronics and Telecommunication Engineering, Ramrao Adik Institute of Technology, Nerul, Navi Mumbai, India)
資料名： AEUe  (AEUe)
巻： 78  ページ： 245-257  発行年： 2017年 
JST資料番号： A0447A  ISSN： 1434-8411  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文では,フィールドプログラマブルゲートアレイ(FPGA)上の分数次(FO)カオス系のディジタル実装を提示した。提案した研究では,各カオスシステムのSimulinkモデルを最初にMATLABのHDL符号器を用いて実現される,各係数と信号は固定数のビットを用いて表現した。人工設計は,ハードウェア生成ブロックを用いたVHDLコードに変換した。このコードはさらにQuartusソフトウェアを用いてビットストリームファイルに変換した。カオス系はAltera FPGA低気圧IV E(EP4CE11529C7N)チップに得られたビットストリームファイルをダウンロードすることによって実行した。HDL符号器を用いたFOカオスシステムを構築する方法を開発した。五つの異なるFOカオス系,すなわち,Lorenz,Chen,Lue,Arneodo,Lorenzハイパーカオスシステムを本論文で提案した方法論を説明した。システムはFPGAプラットフォームに実装した。各カオス系の解析は,FPGA上にハードウェア資源利用率,静的電力解析と合成周波数に基づいて行った。結果は,FPGAはFOカオスシステムのための所望の精度と低消費電力の高速実現を提供することを示した。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： ソフトウェア ,  *FPGA ,  周波数 ,  符号器 ,  *無秩序系 ,  *カオス ,  ディジタル方式 ,  ハードウェア ,  高速度 ,  VHDL
準シソーラス用語： 低電力化 ,  MATLAB ,  Simulink ,  *FPGA実装 ,  *分数次 , 【Automatic Indexing@JST】

著者キーワード (6件)： 非線形システム ,  カオス ,  分数次数カオス系 ,  HDL符号器 ,  VHDL ,  FPGA実装

分類 (2件)： 符号理論  (ND02030R) ,  通信方式一般  (ND07010E)

タイトルに関連する用語 (3件)： 分数次 ,  カオスシステム ,  FPGA実装