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J-GLOBAL ID：201702273012394091   整理番号：17A1729856

近似計算応用のための28nm CMOSバルクプロセスにおける800MHz混合V_T4T利得セル埋込みDRAM【Powered by NICT】

An 800 Mhz mixed-V_T 4T gain-cell embedded DRAM in 28 nm CMOS bulk process for approximate computing applications

著者 (6件)： Giterman Robert (Faculty of Engineering, Bar-Ilan University, Ramat Gan, Israel) ,  Fish Alexander (Faculty of Engineering, Bar-Ilan University, Ramat Gan, Israel) ,  Geuli Narkis (Mellanox Technologies, Yokneam, Israel) ,  Mentovich Elad (Mellanox Technologies, Yokneam, Israel) ,  Burg Andreas (Institute of Electrical Engineering, EPFL, Lausanne, VD, 1015 Switzerland) ,  Teman Adam (Faculty of Engineering, Bar-Ilan University, Ramat Gan, Israel)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ESSCIRC  ページ： 308-311  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 利得セル埋込みDRAM(GC eDRAM)は,従来のSRAMへの魅力的な代替法である,高密度,低漏れ電流,および固有の2ポート手術のために,まだ,その動的な性質は,周期的,動力消費の多いリフレッシュサイクルを必要とする限られた滞留時間をもたらした。この欠点は,スケーリングした技術において悪化し,増加した漏洩電流と減少した細胞内貯蔵容量は,加速データ完全性劣化に導いた。しかし,新たな近似計算パラダイムを,いくつかの応用固有の誤り耐性を利用したデータ誤差を許容する。このような許容誤差は電力消費のかなりの減少を達成し,細胞破壊確率の増加を犠牲にしてGC e DRAMのリフレッシュ速度を減少させることにより利用できる。本論文では,28nmバルクCMOS技術で最初作製し,完全に機能的なGC eDRAMを提示した。新規混合V_t4Tビットセルに基づいており,アレイは伝統的および近似計算のための両方の応用に用いることができる小さいシリコンフットプリントと支持高性能動作を特徴とする。シリコン測定は 900mV電源下で800MHzでの成功した動作を実証し,同じ技術における単一ポート6T SRAMよりも約30%低い面積を保持していた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *CMOS ,  *利得 ,  *DRAM ,  SRAM ,  漏れ電流 ,  ケイ素 ,  公差 ,  滞留時間 ,  電力消費 ,  ポート
準シソーラス用語： CMOS技術 ,  誤り耐性 ,  高密度 ,  *埋込みDRAM ,  *近似計算 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  記憶装置  (JC04060F)

タイトルに関連する用語 (8件)： 近似計算 ,  応用 ,  CMOS ,  バルク ,  プロセス ,  利得 ,  セル ,  埋込みDRAM