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J-GLOBAL ID：201702273949251883   整理番号：17A0965856

ビット意義駆動論理圧縮を用いたエネルギー効率の良い近似乗算器の設計【Powered by NICT】

Energy-efficient approximate multiplier design using bit significance-driven logic compression

著者 (5件)： Qiqieh Issa (School of Electrical and Electronic Engineering, Newcastle University, Newcastle upon Tyne, NE1 7RU, UK) ,  Shafik Rishad (School of Electrical and Electronic Engineering, Newcastle University, Newcastle upon Tyne, NE1 7RU, UK) ,  Tarawneh Ghaith (School of Electrical and Electronic Engineering, Newcastle University, Newcastle upon Tyne, NE1 7RU, UK) ,  Sokolov Danil (School of Electrical and Electronic Engineering, Newcastle University, Newcastle upon Tyne, NE1 7RU, UK) ,  Yakovlev Alex (School of Electrical and Electronic Engineering, Newcastle University, Newcastle upon Tyne, NE1 7RU, UK)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DATE  ページ： 7-12  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 近似的演算は,最近多くの不正確性応用のための有望なパラダイムとして出現した。精度要求を緩和することによって回路の複雑さ,遅延とエネルギー消費の大幅な減少を提供することができる。本論文では,重要性駆動論理圧縮(SDLC(同期データリンク制御)手法を用いた新しいエネルギー効率の良い近似乗算器の設計を提案した。このアプローチの基本的進行ビット重要性に基づく部分積列のアルゴリズムと構成可能な損失性圧縮である。これは生成物列の数を減らすために続いて得られた積項の可換再マッピングである。そのようなものとして,論理セル数とクリティカルパスの長さの乗算器の複雑性は劇的に減少した。異なるビット幅(4ビットと128ビット)を用いた乗算器数のSystemVerilogで設計し,シノプシス設計コンパイラを用いて合成した。合成後実験は省エネルギーの,臨界遅延の65%の減少とシリコン面積のほぼ45%が正確な等価と比較して128ビット乗算器で達成できることを示した。これら利得が0.00071以下の平均相対誤差で推定された低精度損失を達成した。さらに,圧縮の異なる程度のエネルギー精度トレードオフ,構成可能論理クラスタ化による達成を実証した。提案アプローチの有効性を評価する場合,事例研究画像処理の応用は,ピーク信号対雑音比(PSNR)として表した画像品質の損失が無視できる68.3%までエネルギー削減を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 画質 ,  ケイ素 ,  アルゴリズム ,  事例研究 ,  演算 ,  利得 ,  *エネルギー効率 ,  画像処理 ,  省エネルギー ,  エネルギー消費 ,  *近似法 ,  データリンク制御 ,  クラスタ化 ,  *乗算器
準シソーラス用語： 複雑性 , 【Automatic Indexing@JST】

分類 (2件)： 汎用演算制御装置  (JC04020N) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： ビット ,  論理 ,  エネルギー効率 ,  近似 ,  乗算器 ,  設計