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J-GLOBAL ID：201702275296629424   整理番号：17A0795767

デュアルモード二重精度浮動小数点除算のための面積効率の良いアーキテクチャ【Powered by NICT】

Area-Efficient Architecture for Dual-Mode Double Precision Floating Point Division

著者 (2件)： Jaiswal Manish Kumar (Department of EEE, The University of Hong Kong, Hong Kong) ,  So Hayden K.-H. (Department of EEE, The University of Hong Kong, Hong Kong)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 64  号： 2  ページ： 386-398  発行年： 2017年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 浮動小数点分裂は科学的及び工学的応用に広く使用されているコア演算である。本論文では,倍精度浮動小数点分割のためのアーキテクチャを提案した。このアーキテクチャは,デュアルモード機能性,対倍精度オペランドのまたは単一精度オペランド並列の二組の計算できる用に設計した。アーキテクチャは,仮数部計算の級数展開乗法的方法論に基づいている。この為に,新しい二重モード基数4Modified Booth乗算器を設計し,これは,デュアルモード仮数計算のアーキテクチャにおける反復的に使用されている。浮動小数点分割流(先頭1検出,左/右動的シフタ,ラウンディング,など)の他の重要な成分は,デュアルモード動作のために再構築した。提案したデュアルモードアーキテクチャは,UMC90nm技術ASIC実装を用いて合成した。提案したアーキテクチャの二つのバージョンを提示し,1段乗算器と別の二段乗算器を用いた。スタンドアロン倍精度除算のアーキテクチャと比較して,提案したデュアルモードアーキテクチャは余分なハードウェア資源17%~19%を必要とし,3%~5%までの期間オーバヘッドであった。これに先行技術と比較して,提案したアーキテクチャは,必要面積,時間とスループットの点でそれらを凌駕する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 乗算器 ,  ハードウェア ,  *除算 ,  *計算機アーキテクチャ ,  スループット ,  級数展開 ,  再構成 ,  乗算 ,  ASIC
準シソーラス用語： 基数 ,  オペランド ,  機能性 ,  *面積効率 ,  *浮動小数点 ,  *デュアルモード , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： デュアルモード ,  浮動小数点 ,  除算 ,  面積効率 ,  アーキテクチャ