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J-GLOBAL ID：201702276487868750   整理番号：17A1721404

高信頼性デバイスのためのレイアウトベーステストカバレッジ検証【Powered by NICT】

Layout-Based Test Coverage Verification for High-Reliability Devices

著者 (9件)： Nagamura Yoshikazu (Analysis and Evaluation Technology Department, Renesas Semiconductor Manufacturing Co., Ltd., Ibaraki, Japan) ,  Shiozawa Kenji (Analysis and Evaluation Technology Department, Renesas Semiconductor Manufacturing Co., Ltd., Ibaraki, Japan) ,  Koyama Toru (Analysis and Evaluation Technology Department, Renesas Semiconductor Manufacturing Co., Ltd., Ibaraki, Japan) ,  Matsushima Jun (Design Integration Department, Renesas Electronics Corporation, Tokyo, Japan) ,  Tomonaga Kazuhiro (Design Integration Department, Renesas Electronics Corporation, Tokyo, Japan) ,  Hoshi Yutaka (Evaluation Analysis Department, Renesas Engineering Services Co., Ltd., Tokyo, Japan) ,  Nomura Shuji (Evaluation Analysis Department, Renesas Engineering Services Co., Ltd., Tokyo, Japan) ,  Arai Masayuki (Department of Mathematical Information Engineering, College of Industrial Technology, Nihon University, Chiba, Japan) ,  Iwasaki Kazuhiko (Library and Academic Information Center, Tokyo Metropolitan University, Tokyo, Japan)
資料名： IEEE Transactions on Semiconductor Manufacturing  (IEEE Transactions on Semiconductor Manufacturing)
巻： 30  号： 4  ページ： 317-322  発行年： 2017年 
JST資料番号： T0521A  ISSN： 0894-6507  CODEN： ITSMED  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 試験品質がテスト漏れを除去し,信頼性の高い大規模集積(LSI)素子を達成するために重要である。LSI回路の物理的レイアウトに基づくテストカバレッジを検証するために「物理的テストカバレッジ」と呼ぶ新しい概念を提案した。物理的テストカバレッジはLSI試験では検出できないデバイスの全ての線の臨界面積とワイヤのそれとの間の比として計算した。検出線の臨界面積と製造ラインの欠陥密度から,テスト漏れのリスクを予測することができる。テストパターンの数を最小にすることができるLSI試験を効果的に開発するために,検出されなかったワイヤは各ワイヤに関連する重要な領域による優先順位付けされた。従来の「論理」試験被覆が被覆率基準を満足させるために十分に高い場合でも,本研究で初めていくつかLSIデバイスはLSI回路の物理的レイアウトに依存して低い物理的テストカバレッジを示した。物理的被覆の概念は,いくつかのLSI製品の試験開発に適用し,テスト品質は大幅に改善され,装置のテスト漏れの90%が除去されたことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 金属線 ,  臨界 ,  欠陥密度 ,  LSI【IC】 ,  生産ライン ,  テストパターン ,  *信頼性 ,  品質 ,  被覆 ,  被覆率
準シソーラス用語： LSI試験 ,  *カバレッジ【プログラム検証】 ,  高信頼性 , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： 高信頼性 ,  検証