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J-GLOBAL ID:201702277173452318   整理番号:17A0028107

65nm CMOS技術における等化40dBをもつ70mW25Gb/四分の一レートSerDes送信器及び受信器チップセット

A 70 mW 25 Gb/s Quarter-Rate SerDes Transmitter and Receiver Chipset With 40 dB of Equalization in 65 nm CMOS Technology
著者 (6件):
資料名:
巻: 63  号:ページ: 939-949  発行年: 2016年 
JST資料番号: C0226B  ISSN: 1549-8328  CODEN: ITCSCH  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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65nm CMOSで設計した25Gb/s送信器(TX)及び受信器(RX)チップセットを述べた。無分割器クロック生成の提案四分の一レートTXアーキテクチャは,最高速度シリアライゼーションに関するタイミング束縛を保証するだけでなく,従来の設計に較べて,電力を節約した。2タップフィードフォワード等化器(FFE)及びファーエンドクロストークキャンセラー(XTC)を有するソース直列終端(SST)ドライバを,TXチップで実施した。RXチップは,適応四分の一レート2タップ決定フィードバック等化器(DFE),及びボーレートクロック及びデータリカバリ(CDR)を使用した。電力効率DFEは,ソフト決定技術及び新しい動的構造の組み合わせを用いた。DFE適応論理及びボーレートCDR論理は,電力及び面積を節減するために,エラーサンプラーのセットを共有した。ハイブリッド代替クロックスキームを提案し,タイミング要件を満足させ,電力消費をさらに低減した。測定結果は,TX及びRXチップセットが,40dB以上のNyquistチャネル損失を全体として補償し,25Gb/sで動作するとき,1.2V供給において70mWしか消費しないことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST
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分類 (2件):
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半導体集積回路  ,  通信網 

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