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J-GLOBAL ID：201702277540777415   整理番号：17A1270473

負性静電容量FinFETのヒステリシスを抑制するためのレイアウト技術【Powered by NICT】

Layout engineering to suppress hysteresis of negative capacitance FinFET

著者 (4件)： Ko Eunah (Department of Electrical and Computer Engineering, University of Seoul 024504, Republic of Korea) ,  Jo Jaesung (Department of Electrical and Computer Engineering, University of Seoul 024504, Republic of Korea) ,  Shin Changhwan (Department of Electrical and Computer Engineering, University of Seoul 024504, Republic of Korea) ,  Bich-Yen Nguyen (Soitec USA, 2 Centennial Dr, Peabody, MA 85284 USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICICDT  ページ： 1-3  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 強誘電体材料の二エネルギー極小から生じる負性容量(NC)は,次世代CMOS技術のための解の一つとして提案されている。しかし,NC FinFETの副作用(すなわち,電流対電圧特性におけるヒステリシス)を最小化し,特にCMOS論理素子として採用されるべきである。強誘電体キャパシタ間の静電容量整合とNC FinFETにおける誘電キャパシタが満足されるならば,ヒステリシスと急峻なスイッチング特性を得ることができた。本研究では,電流対電圧特性におけるヒステリシスは,FinFETの静電容量値(すなわち,FinFETのためのレイアウト技術を用いて)を低下させることによって抑制される:NC FinFETのヒステリシスは減少したが,性能劣化は無視できた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *静電容量 ,  CMOS ,  コンデンサ ,  論理素子 ,  電流 ,  *ヒステリシス
準シソーラス用語： 性能劣化 ,  スイッチング特性 ,  強誘電体コンデンサ ,  電圧プロフィル ,  強誘電体材料 ,  *FinFET ,  *ネガティブキャパシタンス , 【Automatic Indexing@JST】

分類 (1件)： 強誘電体,反強誘電体,強弾性  (BM05030B)

タイトルに関連する用語 (4件)： 負性静電容量 ,  FinFET ,  ヒステリシス ,  レイアウト