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J-GLOBAL ID：201702279760529631   整理番号：17A0798672

二乗アキュムレータ(SQAC)の高速パイプラインアーキテクチャ【Powered by NICT】

A high-speed pipeline architecture of squarer-accumulator (SQAC)

著者 (4件)： Wang Jian-feng (Department of Electronic Engineering, The Chinese University of Hong Kong, China) ,  Xu Lie (Department of Electronic Engineering, The Chinese University of Hong Kong, China) ,  Wang Hong-da (Department of Electronic Engineering, The Chinese University of Hong Kong, China) ,  Choy Chiu-sing (Department of Electronic Engineering, The Chinese University of Hong Kong, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： TENCON  ページ： 3429-3432  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 二乗アキュムレータ(SQAC)のための高速パイプラインアーキテクチャを提案した。提案した設計は,乗算器-累算器(MAC)に二乗器統合し,SQAC,信号処理分野で広く利用されているを生成した。提案したアーキテクチャは,蓄積におけるキャリーセーブ手法の利点をとり,新しいフィードバック方式を利用している。これらアイデアもMACの性能を改善するために適用することができた。推定では,提案は,180nm,130nm,90nm,65nm技術のTSMC CMOSライブラリを用いて合成した。シミュレーション結果は,この提案したアーキテクチャは,時間と面積コストに関して以前の実現と比較してほぼ50%の改善を提供することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 乗算器 ,  フィードバック ,  累算器 ,  CMOS ,  *高速度 ,  信号処理 ,  シミュレーション ,  *計算機アーキテクチャ ,  *パイプラインアーキテクチャ

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (1件)： パイプラインアーキテクチャ