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J-GLOBAL ID：201702281836235140   整理番号：17A1345127

高抵抗トラップリッチSOIにおけるDC30GHz DPDTスイッチ行列設計【Powered by NICT】

DC 30-GHz DPDT Switch Matrix Design in High Resistivity Trap-Rich SOI

著者 (7件)： Yu Bo (School of Electrical and Electronic Engineering, Nanyang Technological University, Singapore) ,  Ma Kaixue (School of Physical Electronics, University of Electronic Science and Technology of China, Chengdu, China) ,  Meng Fanyi (School of Physical Electronics, University of Electronic Science and Technology of China, Chengdu, China) ,  Yeo Kiat Seng (Singapore University of Technology and Design, Singapore) ,  Shyam Parthasarathy (Department of Technology Development, Globalfoundries, Singapore) ,  Zhang Shaoqiang (Department of Technology Development, Globalfoundries, Singapore) ,  Verma Purakh Raj (Department of Technology Development, Globalfoundries, Singapore)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 64  号： 9  ページ： 3548-3554  発行年： 2017年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,低挿入損失,高アイソレーション,超広帯域二重極二重スロー(DPDT)スイッチマトリックスを初めて0.13μmの市販の高抵抗率トラップリッチシリコンオンインシュレータ(SOI)CMOSプロセスで設計を提示した。スイッチは入力および出力マッチングネットワークを伴う環状構造における直列-並列-直列配置を用いて設計した。広帯域DPDTスイッチ性能に及ぼすトランジスタ幅およびトランジスタ・チャネル長さの影響を徹底的に調べた。設計されたスイッチは2.5dBの低い挿入損失と30GHzまで32dBの高アイソレーションの30GHzにdcから最も広い帯域幅を達成した。設計したスイッチの測定した入力P1dBが18dBmよりも高かった。第二及び第三高調波スイッチトランジスタチャネル幅を拡大によって改善されることが見出され,第三高調波はチャネル長を短縮することによって改善することができる。設計された2×2スイッチマトリクスの能動チップ面積は0.28mm×0.21mmの非常に小さいサイズである。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 環状構造 ,  チャネル ,  電気抵抗率 ,  *スイッチ ,  帯域幅 ,  広帯域 ,  挿入損 ,  トランジスタ
準シソーラス用語： チップ面積 ,  チャネル長 ,  チャネル幅 ,  マッチングネットワーク ,  CMOSプロセス ,  超広帯域 , 【Automatic Indexing@JST】

分類 (1件)： 電子管,放電管  (NC02020D)

タイトルに関連する用語 (4件)： トラップ ,  SOI ,  行列 ,  設計