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J-GLOBAL ID：201702281939025986   整理番号：17A1720667

パルス幅コンパレータと二重注入技術を用いた2.4GHz,1.5mWディジタル乗算遅延同期ループ【Powered by NICT】

A 2.4-GHz 1.5-mW Digital Multiplying Delay-Locked Loop Using Pulsewidth Comparator and Double Injection Technique

著者 (5件)： Kim Hyunik (Samsung Electronics, Hwaseong, South Korea) ,  Kim Yongjo (Department of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon, South Korea) ,  Kim Taeik (Samsung Electronics, Hwaseong, South Korea) ,  Ko Hyung-Jong (Samsung Electronics, Hwaseong, South Korea) ,  Cho Seonghwan (Department of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon, South Korea)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 52  号： 11  ページ： 2934-2946  発行年： 2017年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,自己較正二重参照注入方式を用いた低ジッタ低電力ディジタル乗算遅延同期ループ(MDLL)を提案した。ジッタを低減するために,振動子の雑音端は清浄な基準の上昇および下降エッジの両方,従来の片側注入MDLLと比較して位相雑音における6dB低減をもたらすに置き換えた。発振器の周波数誤差に起因する基準スパー,参照のデューティサイクル誤差,回路不完全性,オフセットとミスマッチのような,共有アナログパルス幅コンパレータを持つ三種類のバックグラウンドのフィードバックループを用いて除去される。28nm CMOSで実現し,提案したディジタルMDLLは2.4GHzクロックを生成し, 51.4dBcのスパーとrmsジッタ699fs_rmsを達成し1V電源から1.5mWを消費した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ジッタ ,  クロック ,  *パルス幅 ,  周波数 ,  *ディジタル方式 ,  オフセット ,  *乗算 ,  *コンパレータ ,  位相雑音 ,  不整合 ,  発振器
準シソーラス用語： フィードバックループ ,  デューティサイクル ,  低電力化 ,  *DLL【通信】 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： パルス幅 ,  コンパレータ ,  注入 ,  ディジタル ,  乗算 ,  遅延同期ループ