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J-GLOBAL ID：201702282831267981   整理番号：17A1728310

ステレオビジョンのための実時間低電力FPGAアーキテクチャ【Powered by NICT】

Real-Time Low-Power FPGA Architecture for Stereo Vision

著者 (3件)： Puglia Luca (D.I., University of Salerno, Fisciano, Italy) ,  Vigliar Mario (DpControl s.r.l., Nocera Inferiore, Italy) ,  Raiconi Giancarlo (D.I.E.M., University of Salerno, Fisciano, Italy)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 64  号： 11  ページ： 1307-1311  発行年： 2017年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ステレオビジョンは二またはそれ以上の画像からの深さ情報を抽出するために使用される周知の技術である。過去数年の間に,多くの努力は,高品質で効率的な結果を達成するためになされてきた。が異なる技術が加工システムを開発するために提案されている。本短報で,著者らはDNA配列アラインメントのための以前に提案したアルゴリズムを実装し,フィールドプログラマブルゲートアレイアーキテクチャに画像を整列させた。設計は低予算ボードで使用するための完全処理パイプラインに埋め込まれている。プロジェクトの主目的は,低消費電力で実時間装置を開発することである。そのような要求は重要であり,電池依存用途での使用を可能にするはずである。に記述されたコードは,パラメータ化し,合成は異なる画像分解能と視差レベルに支えられている。容易なリファクタリングのおかげで,アーキテクチャを移動市場に存在する各FPGAにすることが可能である。設計はわずか0.17Wのチップ上の電力使用を持つ1024×768画素64視差レベル,30FPSの処理能力に達した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： パラメタリゼーション ,  画素 ,  *FPGA ,  *計算機アーキテクチャ ,  *立体視 ,  *電力 ,  画像 ,  アルゴリズム ,  スループット ,  視差
準シソーラス用語： リファクタリング ,  画像解像度 ,  配列アライメント ,  高品質 ,  *実時間 , 【Automatic Indexing@JST】

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： ステレオビジョン ,  実時間 ,  低電力 ,  FPGA ,  アーキテクチャ