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J-GLOBAL ID：201702282899579517   整理番号：17A1835145

再構成可能遅延最適化は選択加算器【Powered by NICT】

Reconfigurable delay optimized carry select adder

著者 (2件)： Kumar G. Kishore (Department of ECE, V. R. Siddhartha Engineering College, Vijayawada-520 007, Andhra Pradesh, India) ,  Balaji N. (Department of ECE, JNTUK University College of Engineering Narasaraopet, Narasaraopet - 522603, Andhra Pradesh, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICIEEIMT  ページ： 123-127  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 加算器の性能は,特に信号処理応用におけるシステムレベル機能に大きな影響を与える。桁上げ選択加算器(CSLA)は,他の従来の加算器の高速版であることを証明し,そのような加算器である。修正リップル桁上げ加算器鎖を持つSQRT CSLAのための新しいアーキテクチャを提案した。提案したアーキテクチャの重要な特徴は,最終合計は最終桁上げの計算前に計算したことである。Virtex-5FPGA上で実装された実験結果は,提案したCSLAはほぼ31.65%,23.37%,27.15%および36.97%の遅延それぞれHSCG,CONV,BECとCBL基づくSQRT CSLAsに比べて省を持つことを示した。全ての実験は,8ビット,12ビット,16ビット,32ビット及び64ビットサイズデータ入力を行った。Synopsysアルメニア教育部(SAED)90nm標準セルライブラリデータシート類似の結果以上を示すに基づいて行っている加算器遅延の理論的推定。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 制限視野回折 ,  高速度 ,  信号処理 ,  *加算器 ,  教育 ,  *最適化 ,  計算機アーキテクチャ
準シソーラス用語： *再構成可能性 , 【Automatic Indexing@JST】

分類 (2件)： 論理回路  (NC05070B) ,  演算方式  (JC02020Z)

タイトルに関連する用語 (4件)： 再構成可能 ,  遅延 ,  最適化 ,  加算器