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J-GLOBAL ID：201702283729145466   整理番号：17A1731091

CMOS回路の開放及び遅延故障のためのテスト生成【Powered by NICT】

Test generation for open and delay faults in CMOS circuits

著者 (3件)： Wu Cheng-Hung (Dept. of EE, National Cheng Kung University, Taiwan) ,  Lee Kuen-Jong (Dept. of EE, National Cheng Kung University, Taiwan) ,  Reddy Sudhakar M (Dept. of EE, University of Iowa, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ITC-Asia  ページ： 21-26  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 内部CMOSセル/ゲートだけでなく,統一モデルを用いたゲート間の相互接続における遷移故障,動的攻撃者被害者型ブリッジ故障のモデルは(DBF)と呼ばれるクロスワイヤオープン,トランジスタ開放及び遅延故障に対するテスト生成のための新しい回路変換に基づく方法を提案した。統一断層モデルは,1つのATPG実行の中ですべてのこれらの断層の扱いを可能にする,全テスト生成時間を短縮することができ,非常にコンパクトな(小)テスト集合を得ることができた。添加では,すべての故障をカバーする経路の最小セットを選択することを目的としたパスに基づくテスト生成法を提示し,各経路はそれを含むCMOSセルにおける最大遅延を持つ傾向があった。この方法を使うことで,テストパターン数を増加させることなく,より良好な品質をもつ試験を生成することができる。実験結果は,遷移遅延故障用テストパターンの数の平均1.28X(1.35X)はCMOS細胞のみならずISCAS’89(IWLS’05)回路のゲート相互接続における遷移故障のすべての開放及び遅延故障を検出するのに十分なことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 回路変換 ,  相互接続 ,  トランジスタ ,  品質 ,  *CMOS ,  モデル ,  統一模型 ,  テストパターン
準シソーラス用語： ATPG ,  断層モデル ,  攻撃者 ,  遷移故障 ,  *テスト生成 ,  *遅延故障 ,  *CMOS集積回路 , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (3件)： CMOS回路 ,  遅延故障 ,  テスト生成