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J-GLOBAL ID：201702284162658574   整理番号：17A1569634

面積低減技術を用いた超不完全整定を用いた3次MASHスイッチトキャパシタΣΔM【Powered by NICT】

A 3rd order MASH switched-capacitor ΣΔM using ultra incomplete settling employing an area reduction technique

著者 (2件)： Fouto David (CTS/UNINOVA, Departamento de Engenharia Electrotecnica, Faculdade de Ciencias e Tecnologia - Universidade Nova de Lisboa, Campus FCT/UNL, 2829-516 Caparica, Portugal) ,  Paulino Nuno (CTS/UNINOVA, Departamento de Engenharia Electrotecnica, Faculdade de Ciencias e Tecnologia - Universidade Nova de Lisboa, Campus FCT/UNL, 2829-516 Caparica, Portugal)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISCAS  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,20kHzの帯域幅をもつ信号に対する,三次MASH2 1ΣΔ変調器,スイッチドキャパシタについて述べ,超不完全整定(UIS)概念に基づいて実装受動積分器を用いた。UIS概念はクロック周期よりもはるかに大きいRC時定数値が必要である。低信号帯域幅に起因するクロック周波数は10MHzであり,大面積を占めることを大きな抵抗器とキャパシタをもたらすであろう。提案した回路は,クロック信号の活性時間を減少させるための単安定回路,抵抗器とキャパシタによる占有面積を減少させた。完全ΣΔ変調回路の電気的過渡雑音シミュレーションを変調器は20kHzの信号帯域幅に対して92.06dBのピークSNDR,15ビットのENOBと111.4dBのDRを達成することを示し,一方,1.1V電源電圧から86μW散逸,65.6fJ/conv-段階のFOMWと176dBのFOMをもたらした。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 帯域幅 ,  ΔΣ変調 ,  *コンデンサ ,  *SC回路 ,  同期信号 ,  積分器 ,  クロック ,  変調器 ,  抵抗器
準シソーラス用語： 電源電圧 ,  ENOB ,  SNDR ,  単安定回路 ,  クロック周波数 ,  ΣΔ変調器 , 【Automatic Indexing@JST】

分類 (3件)： 増幅回路  (NC05040U) ,  半導体集積回路  (NC03162T) ,  電力変換器  (NB08030B)

タイトルに関連する用語 (3件)： 面積 ,  整定 ,  スイッチトキャパシタ