文献

J-GLOBAL ID：201702284254036437   整理番号：17A1344848

65nm CMOSにおける1ビットデルタシグマ形周波数対ディジタル変換器を用いた5GHzディジタル分数N PLL【Powered by NICT】

A 5GHz Digital Fractional- $N$ PLL Using a 1-bit Delta-Sigma Frequency-to-Digital Converter in 65 nm CMOS

著者 (9件)： Talegaonkar Mrunmay (Inphi Corporation, Irvine, CA, USA) ,  Anand Tejasvi (Department of Electrical Engineering and Computer Science, Oregon State University, Corvallis, OR, USA) ,  Elkholy Ahmed (Department of Electrical and Computer Engineering, University of Illinois at Urbana-Champaign, Urbana, IL, USA) ,  Elshazly Amr (Intel Corporation, Hillsboro, OR, USA) ,  Nandwana Romesh Kumar (Cisco Systems, Allentown, PA, USA) ,  Saxena Saurabh (Department of Electrical Engineering, IIT Madras, Chennai, TN, India) ,  Young Brian (ON Semiconductor, Corvallis, OR, USA) ,  Choi Woo-Seok (Department of Electrical and Computer Engineering, University of Illinois at Urbana-Champaign, Urbana, IL, USA) ,  Hanumolu Pavan Kumar (Department of Electrical and Computer Engineering, University of Illinois at Urbana-Champaign, Urbana, IL, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 52  号： 9  ページ： 2306-2320  発行年： 2017年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 一次反応速度モデル1ビットΔΣ周波数-デジタル変換器(FDC)を利用した高度にディジタル2段階分数N位相同期ループ(PLL)アーキテクチャを65nm CMOSプロセスで提案し,実装した。一次反応速度モデル1ビットΔΣFDCの性能は,位相量子化器入力を減少させることを位相補間器ベース分数分周器を用い,そのオーバサンプリング比を増加させることを増倍遅延同期ループを用いて改善された。も時間-ディジタル変換器(TDC)とΔΣFDCに続くΔΣFDCベース分数N PLL(FDCPLL)性能に及ぼすΔΣFDC特性の影響を研究するために,TDCに基づくPLL解析技術を活用することを可能にするアキュムレータによる間の類似性を記述した。提案した技術を利用して,31.25MHz参照クロック入力から5.031GHz出力を生成しながら,プロトタイプPLLは1MHz帯域幅, 101.6dBc/Hz帯域内位相雑音および1.22ps_rms(1 kHz-40 MHz)ジッタを達成した。同じ出力周波数に対して,スタンドアロン第二段階分数N FDCPLLは500MHz基準クロック入力で1MHz帯域幅, 106.1dBc/Hz帯域内位相雑音および403fs_rmsジッタを達成した。2段階PLLは1V電源から10.1mWの電力を消費し,第二段階FDCPLLにより消費される7.1mWであった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *ディジタル方式 ,  位相雑音 ,  計算機アーキテクチャ ,  プロトタイプ ,  *変換器 ,  ジッタ ,  位相 ,  帯域幅 ,  量子化器 ,  *周波数 ,  周波数帯 ,  位相同期ループ ,  クロック
準シソーラス用語： 時間ディジタル変換器 ,  オーバサンプリング , 【Automatic Indexing@JST】

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： CMOS ,  ディジタル変換 ,  ディジタル ,  分数 ,  PLL