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J-GLOBAL ID：201702284735792129   整理番号：17A0903212

OpenCLとVerilog HDLの混合記述によるFPGA間Ethernet接続

著者 (5件)： 大畠佑真 (筑波大) ,  小林諒平 (筑波大 計算科学研究セ) ,  藤田典久 (筑波大 計算科学研究セ) ,  山口佳樹 (筑波大 システム情報系) ,  朴泰祐 (筑波大 計算科学研究セ)
資料名： 情報処理学会研究報告(Web)  (IPSJ Technical Report (Web))
巻： 2017  号： HPC-160  ページ： Vol.2017-HPC-160,No.5,1-9 (WEB ONLY)  発行年： 2017年07月19日 
JST資料番号： U0451A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,FPGA(Field Programmable Gate Array)が,ハードウェアおよびソフトフェアの進歩により,アクセラレータとして注目を集めてきている。ハードウェア面では,40Gbps/100Gbpsに対応した通信ポートが搭載され,低レイテンシかつ広帯域な通信ができるようになっている。ソフトウェア面では,高級言語でFPGAのプログラムができる高位合成と呼ばれる技術が発達し,従来に比べ低コストで実装ができるようになっている。これらの背景の元,我々は,FPGAに通信機構に加えアプリケーションに特化した演算機能も組み込むというコンセプトとして,Accelerator in Switchを提唱している。本稿では,高位合成が可能なOpenCL言語を用いてAccelerator in Switchの実現を目指す。通信規格には,スイッチが使えるEthernetを使用する。初期状態では,OpenCLからEthernet通信ができないため,本稿では,Ethernet通信のための機能を実装し評価を行った。Ethernet通信のためのコントローラをVerilog HDLで実装し,OpenCLから扱うことで,OpenCLからコントローラを通してEthernet通信を行うことができた。FPGA間でのOpenCLカーネルからの通信レイテンシは,860nsであった。通信バンド幅は4.9GB/sで,利用した通信ポートの理論ピーク性能が5GB/sであるため,非常に効率の良い通信ができていると言える。回路使用率は,15%と低いコストで実装できた。しかし,現時点ではEthernet通信に必要なフロー制御や再送制御などの機能がコントローラに実装されてないため,簡単な通信しか行うことができない。これらの機能を実装していくことが今後の課題である。(著者抄録)

シソーラス用語： *FPGA ,  *加速器 ,  高速計算 ,  *データ処理システム ,  ハードウェア ,  *Ethernet ,  *フレームワーク【ソフトウェア開発】 ,  プログラミング言語 ,  *ハードウェア記述言語 ,  論理シミュレーション ,  マイクロプロセッサ ,  専用プロセッサ
準シソーラス用語： *ハードウェアアクセラレータ ,  *アクセラレータ ,  *OpenCL ,  *Verilog ,  GPU【プロセッサ】

分類 (4件)： 計算機網  (JC03000K) ,  通信網  (ND07030A) ,  専用演算制御装置  (JC04030Y) ,  応用プログラミング言語  (JD03052Y)

引用文献 (12件)：

• Hanawa, T., Kodama, Y., Boku, T. and Sato, M.: Interconnection Network for Tightly Coupled Accelerators Architecture, 2013 IEEE 21st Annual Symposium on High-Performance Interconnects, pp. 79-82 (online), DOI: 10.1109/HOTI.2013.15 (2013).
• 筑波大学:HA-PACS, 筑波大学 (online),available from <https://www.ccs.tsukuba.ac.jp/research_project/ha-pacs/> (accessed 2017-06-28).
• Kuhara, T., Tsuruta, C., Hanawa, T. and Amano, H.: Reduction calculator in an FPGA based switching Hub for high performance clusters, 2015 25th International Conference on Field Programmable Logic and Applications (FPL), pp. 1-4 (online), DOI: 10.1109/FPL.2015.7293985 (2015).
• Tsuruta, C., Miki, Y., Kuhara, T., Amano, H. and Umemura, M.: Off-Loading LET Generation to PEACH2: A Switching Hub for High Performance GPU Clusters, SIGARCH Comput. Archit. News, Vol. 43, No. 4, pp. 3-8 (online), DOI: 10.1145/2927964.2927966 (2016).
• 天野英晴,他:FPGAの原理と構成,オーム社 (2016).

タイトルに関連する用語 (6件)： OpenCL ,  Verilog ,  HDL ,  記述 ,  FPGA ,  Ethernet