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J-GLOBAL ID：201702286381585389   整理番号：17A0864497

面積効率のよい混合基数可変長FFTプロセッサ

Area-efficient mixed-radix variable-length FFT processor

著者 (5件)： Yang Chen (Beijing Key Laboratory of Embedded Real-time Information Processing Technology, Beijing Institute of Technology) ,  Wei Chunpeng (Beijing Key Laboratory of Embedded Real-time Information Processing Technology, Beijing Institute of Technology) ,  Xie Yizhuang (Beijing Key Laboratory of Embedded Real-time Information Processing Technology, Beijing Institute of Technology) ,  Chen He (Beijing Key Laboratory of Embedded Real-time Information Processing Technology, Beijing Institute of Technology) ,  Ma Cuimei (Institute of Electronics, Chinese Academy of Sciences)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 10  ページ： 20170232(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,可変長の混合基数マルチパス遅延フィードバック(MDF)FFTプロセッサを示す。より柔軟なFFT長を支援しながら占有される乗算器の数を最小にするために,4並列基数2³混合基数2/3/4アーキテクチャを採用する。面積と電力消費をさらに最適化するために,定数乗算器設計,回転因子発生,バタフライユニットの多重化に努めている。基数2³と基数3バタフライの定因子乗算を実現するためにCSD乗算器を採用する。一つのCORDIC,複数の加算器と乗算器だけで,4並列の回転因子発生を達成している。制御論理が簡単な基数2/3/4多重化バタフライユニットも設計する。この設計は,65nm CMOS技術で合成されている。先行研究と比較して,提案された設計は面積,電力消費,および処理レイテンシの点で利点を示す。(翻訳著者抄録)

シソーラス用語： 効率 ,  *高速Fourier変換 ,  フィードバック ,  フィードバック制御 ,  数 ,  *専用プロセッサ ,  乗算器 ,  電力消費 ,  パイプライン処理 ,  並列処理 ,  計算機アーキテクチャ ,  設計 ,  加算器
準シソーラス用語： 面積効率 ,  遅延フィードバック ,  基数 ,  プロセッサアーキテクチャ ,  アーキテクチャ設計

著者キーワード (5件)： area-efficient ,  FFT ,  multipath delay feedback (MDF) ,  mixed-radix ,  variable-length

分類 (1件)： 専用演算制御装置  (JC04030Y)

引用文献 (10件)：

• [1] Y. W. Linet al.: “A 1-GS/s FFT/IFFT processor for UWB applications,” IEEE J. Solid-State Circuits 40 (2005) 1726 (DOI: 10.1109/JSSC.2005.852007).
• [2] J. Chenet al.: “Hardware efficient mixed radix-25/16/9 FFT for LTE systems,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst. 23 (2015) 221 (DOI: 10.1109/TVLSI.2014.2304834).
• [3] S. He and M. Torkelson: “Designing pipeline FFT processor for OFDM (de)modulation,” ISSSE 98 (1998) 257 (DOI: 10.1109/ISSSE.1998.738077).
• [4] J. Wanget al.: “A mixed-decimation MDF architecture for radix-2^k, parallel FFT,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst. 24 (2016) 67 (DOI: 10.1109/TVLSI.2015.2402207).
• [5] C. H. Yanget al.: “Power and area minimization of reconfigurable FFT processors: A 3GPP-LTE example,” IEEE J. Solid-State Circuits 47 (2012) 757 (DOI: 10.1109/JSSC.2011.2176163).

タイトルに関連する用語 (5件)： 面積効率 ,  基数 ,  可変長 ,  FFT ,  プロセッサ