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J-GLOBAL ID：201702287364307399   整理番号：17A1651175

強化したスキャン遅延試験のための65nm CMOS技術におけるラッチシングルイベント耐性の設計【Powered by NICT】

Design of Single-Event Tolerant Latches in 65nm CMOS Technology for Enhanced Scan Delay Testing

著者 (4件)： Qi Chunhua (Microelectronics Center, Harbin Institute of Technology, Harbin, China) ,  Xiao Liyi (Microelectronics Center, Harbin Institute of Technology, Harbin, China) ,  Wang Tianqi (Research Center of Basic Space Science, Harbin Institute of Technology, Harbin, China) ,  Wang Mingjiang (Harbin Institute of Technology Shenzhen Graduate School, Shenzhen, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PHM (Harbin)  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 今日では,シングルイベントアップセット(SEU)と製造欠陥による遅延故障の発生は高密度VLSIにおける重要な問題である。これは,研究者がSEU耐性設計と遅延故障試験に大きな注目を集めている。本論文では,二種の新規スレーブラッチとマスタラッチはスキャン遅延試験におけるフリップフロップのSEU耐性を改善するために提案した。この設計の主な目的は,従来の最先端技術ラッチに出現する問題を解決することである。シミュレーション結果は,提案した二種類のスレーブラッチは1pCの電荷を持つ粒子を許容できることを示した。さらに,地域,CK Q遅延と消費電力についても検討し,最近の最新のラッチとの比較を行った。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 超LSI ,  *走査 ,  双安定回路 ,  SEU【シングルイベント】 ,  シミュレーション ,  消費電力 ,  *CMOS
準シソーラス用語： 高密度 ,  遅延故障 , 【Automatic Indexing@JST】

分類 (2件)： 半導体の放射線による構造と物性の変化  (BK16123E) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： 強化 ,  スキャン ,  遅延 ,  試験 ,  CMOS技術 ,  耐性 ,  設計