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J-GLOBAL ID：201702291433967110   整理番号：17A1555841

NBTI/PBTI耐性アービタPUF回路【Powered by NICT】

NBTI/PBTI tolerant arbiter PUF circuits

著者 (3件)： Suzuki Koyo (Graduate School of Information Science & Technology, Osaka University, Yamada-Oka 1-5, Suita, Osaka, 565-0871 Japan) ,  Miura Katsuyoshi (Graduate School of Information Science & Technology, Osaka University, Yamada-Oka 1-5, Suita, Osaka, 565-0871 Japan) ,  Nakamae Koji (Graduate School of Information Science & Technology, Osaka University, Yamada-Oka 1-5, Suita, Osaka, 565-0871 Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IOLTS  ページ： 80-84  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,筆者らは,NBTI/PBTI(負/正バイアス温度不安定性)耐性アービタPUF(物理的複製不可能関数)回路を提案し,その性能を評価した。を製造した場合PUFは,暗号鍵を生成するとデバイスの構築,電子遅延のような物理的特性を利用して認証するための技術である。鍵を握る直接ない暗号化と認証を行うことができると,様々な盗聴攻撃に抵抗性を示した。一方,その機能は経年劣化により変化する可能性がある。この問題を克服するために,三種類のNBTI/PBTI耐性アービタPUF回路を提案した。待機モードにあるとき,これらの回路は,ストレス電圧をカットした。回路の第1のタイプでは,全MOSトランジスタに添加したカットオフ特性。回路の第二のタイプでは,カットオフの特徴は,遅延に大きな影響を持つMOSトランジスタに加えた。回路の第三のタイプでは,カットオフ特徴は一次入力にだけ加算される。SPICEシミュレーションによる実験は,提案した回路を評価するために行った。結果は,コストと誤差低減速度間のトレードオフであり,誤り率は,最良のケースで1/8に低減されることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 誤り率 ,  複製 ,  シミュレーション ,  暗号鍵 ,  電圧 ,  暗号 ,  *MOSFET
準シソーラス用語： 誤差低減 ,  カットオフ ,  経時劣化 ,  盗聴 ,  *アービタ ,  *正バイアス温度不安定性 ,  *NBTI , 【Automatic Indexing@JST】

分類 (1件)： 符号理論  (ND02030R)

タイトルに関連する用語 (4件)： NBTI ,  PBTI ,  耐性 ,  アービタ