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J-GLOBAL ID：201702293853890209   整理番号：17A1781627

10nm幅のSOI nMOSΩゲートナノワイヤのトランジスタ効率に及ぼすバックゲート効果【Powered by NICT】

Back gate influence on transistor efficiency of SOI nMOS Ω-gate nanowire down to 10nm width

著者 (8件)： Itocazu Vitor T. (LSI/PSI/USP, University of Sao Paulo, Sao Paulo, Brazil) ,  Almeida Luciano M. (LSI/PSI/USP, University of Sao Paulo, Sao Paulo, Brazil) ,  Sonnenberg Victor (LSI/PSI/USP, University of Sao Paulo, Sao Paulo, Brazil) ,  Agopian Paula G. D. (LSI/PSI/USP, University of Sao Paulo, Sao Paulo, Brazil) ,  Barraud Sylvain (CEA, LETI, Minatec Campus and University Grenoble Alpes, 38054 Grenoble, France) ,  Vinet Maud (CEA, LETI, Minatec Campus and University Grenoble Alpes, 38054 Grenoble, France) ,  Faynot Olivier (CEA, LETI, Minatec Campus and University Grenoble Alpes, 38054 Grenoble, France) ,  Martino Joao A. (LSI/PSI/USP, University of Sao Paulo, Sao Paulo, Brazil)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： SBMicro  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： nMOS SOIΩゲートナノワイヤトランジスタの効率に及ぼすバックゲートバイアスの影響を示し,異なる幅とチャネル長。しきい値電圧とサブしきい値スイングはより広いデバイスのバックゲートバイアス変化と高い変動を示した。長チャネルデバイスは優れた閾値下スイングのために,より良い効率を示し,狭いデバイスのための同じ理由はより良好な効率を有していた。バックゲートが片寄るときには,より広いデバイスは効率の高い変動を示した。バックゲートは,ゲートとチャネル間の良好な静電結合のために印加した負バイアスがトランジスタ効率は増加した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *トランジスタ ,  チャネル ,  バイアス
準シソーラス用語： 静電結合 ,  サブ閾値スイング ,  閾値電圧 ,  チャネル長 ,  *バックゲート , 【Automatic Indexing@JST】

分類 (2件)： トランジスタ  (NC03070N) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (7件)： SOI ,  NMOS ,  ゲート ,  ナノワイヤ ,  トランジスタ ,  バック ,  ゲート効果