特許
J-GLOBAL ID：201703001077986825
メモリセルおよび磁気メモリ
発明者：
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出願人/特許権者：
代理人 (6件)：
永井 浩之
, 中村 行孝
, 佐藤 泰和
, 朝倉 悟
, 関根 毅
, 鈴木 順生
公報種別：特許公報
出願番号（国際出願番号）：特願2016-053011
特許番号：特許第6178451号
出願日： 2016年03月16日
要約：
【要約】
【課題】セルサイズを小さくすることのできるメモリセルおよび磁気メモリを提供する。
【解決手段】本実施形態によるメモリセルは、第1端子と第2端子とを有する導電層と、前記第1端子と前記第2端子との間の前記導電層に配置された1つの磁気抵抗素子であって、第1磁性層と、前記導電層と前記第1磁性層との間に配置された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された非磁性層と、を有する1つの磁気抵抗素子と、前記第1磁性層にアノードおよびカソードのうちの一方が電気的に接続されたダイオードと、第3及び第4端子並びに制御端子を有し、前記第3端子は前記第1端子に電気的に接続されたトランジスタと、を有する。
【選択図】図4
請求項（抜粋）：
【請求項1】 第1端子と、第2端子と、前記第1端子と前記第2端子との間の部分と、を有する導電層と、
前記部分に配置された磁気抵抗素子であって、磁化の向きが固定された第1磁性層と、前記部分と前記第1磁性層との間に配置されかつ磁化の向きが可変の第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された非磁性層と、を有する磁気抵抗素子と、
第3端子と、第4端子と、を有し、前記第3端子は前記第1磁性層に電気的に接続されたダイオードと、
第5端子と、第6端子と、ゲート端子と、を有し、前記第5端子は前記第1端子に電気的に接続されたトランジスタと、
前記第2端子と、前記第4端子と、前記第6端子と、前記ゲート端子とに電気的に接続された回路と、
を備え、
前記第2磁性層に情報を書き込む場合は、前記回路は、前記トランジスタをONさせるとともに、前記ダイオードに逆方向電圧を印加し、かつ前記第2端子と前記第6端子との間に電流を供給し、
前記第2磁性層から情報を読み出す場合は、前記回路は、前記トランジスタをOFFさせるとともに、前記第2端子と前記第4端子との間に電流を供給する磁気メモリ。
IPC (5件)：
H01L 21/8239 ( 200 6.01)
, H01L 27/105 ( 200 6.01)
, H01L 29/82 ( 200 6.01)
, H01L 43/08 ( 200 6.01)
, G11C 11/16 ( 200 6.01)
H01L 27/105 447
, H01L 29/82 Z
, H01L 43/08 Z
, G11C 11/16 100 A
, G11C 11/16 220
, G11C 11/16 230
, G11C 11/16 240
