特許
J-GLOBAL ID：201703004700303105
柱状半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
木村 満
, 毛受 隆典
, 森川 泰司
公報種別：再公表公報
出願番号（国際出願番号）：JP2016066151
公開番号（公開出願番号）：WO2017-061139
出願日： 2016年06月01日
公開日（公表日）： 2017年04月13日
要約：
柱状半導体装置の製造方法は、Si柱(6b)内に形成されたSGTのN+層(31b)に繋がる下部配線導体層のNiSi層(28aa)上に、ゲートTiN層(18d)に繋がる上部配線導体層のNiSi層(36a)及びN+層(33b)に繋がる中間配線導体層のNiSi層(28bb)を貫通した第1の導体W層(43aa)と、NiSi層(28bb)及びW層(43aa)間に存在する絶縁SiO2層41aとを形成し、W層(43aa)を囲み、且つNiSi層(36a)上部表層を底部にした第2の導体W層54aaを形成して、NiSi層(28bb)とNiSi層(36a)の接続を行うことを含む。
請求項（抜粋）：
基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成された第1の不純物領域と、前記半導体柱内に前記第1の不純物領域と離れて形成された第2の不純物領域と、を有する1個または複数個の半導体構造体、並びに、
それぞれが前記半導体構造体のいずれかの前記ゲート導体層、前記第1の不純物領域、又は前記第2の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なり、下から上にこの順番で存在する第1の配線導体層、第2の配線導体層、及び第3の配線導体層を含む積層構造体を提供する工程と、
前記第1の配線導体層の上表面又は内部まで、前記第3の配線導体層及び前記第2の配線導体層を貫通する第1のコンタクト部を形成する工程と、
前記第1のコンタクト部の側面にあって、前記第2の配線導体層の側面に第1の管状絶縁層を形成する工程と、
前記第1のコンタクト部を充満して第1の導体層を形成する工程と、
前記第1の導体層の頂部を露出させ、その後に、前記第1の導体層の頂部を囲んで第1の材料層を形成する工程と、
全体に第1の絶縁層を被覆して、その後、前記第1の導体層と前記第1の材料層との上部表面を露出させ、前記第1の導体層と、前記第1の材料層と、前記第1の絶縁層との上部表面を平滑化する工程と、
前記第1の材料層を除去する工程と、
前記第1の絶縁層をマスクにして、前記第3の配線導体層の上部表面に達する第2のコンタクト部を形成する工程と、
前記第2のコンタクト部を充満して第2の導体層を形成する工程と、
を備える、
ことを特徴とする柱状半導体装置の製造方法。
IPC (2件)：
FI (1件)：
Fターム (22件)：
5F083BS03
, 5F083BS15
, 5F083BS26
, 5F083BS35
, 5F083GA09
, 5F083HA02
, 5F083JA02
, 5F083JA35
, 5F083JA39
, 5F083JA40
, 5F083KA01
, 5F083KA05
, 5F083LA12
, 5F083LA16
, 5F083MA02
, 5F083MA06
, 5F083MA15
, 5F083MA16
, 5F083PR03
, 5F083PR05
, 5F083PR22
, 5F083PR29
