特許

J-GLOBAL ID：201703005548265576

光論理回路および加算器

発明者： 新家 昭彦 ,  納富 雅也 ,  野崎 謙悟 ,  石原 亨 ,  井上 弘士
出願人/特許権者： 日本電信電話株式会社 ,  国立大学法人京都大学
代理人 (3件)： 山川 茂樹 ,  小池 勇三 ,  山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願2016-039778
公開番号（公開出願番号）：特開2017-158041
出願日： 2016年03月02日
公開日（公表日）： 2017年09月07日
要約：

【課題】演算レベルで生じる遅延の問題を解決する。【解決手段】加算器は、複数ビットの信号XとYの加算の結果をビット毎に出力する光パスゲート31-7〜31-9と、この光パスゲート31-7〜31-9でのビット毎の加算に必要な桁上げ信号をビット毎に出力する光パスゲート31-1〜31-3と、2×1光パスゲート31-1〜31-3,31-7〜31-9を制御する制御信号として信号X,Yの排他的論理和の結果をビット毎に出力するXORゲート34-1〜34-3と、信号X,Yのビット毎の論理積の結果を2×1光パスゲート31-1〜31-3に入力するANDゲート32-1〜32-3とを備える。【選択図】 図6

請求項（抜粋）：

複数ビットの信号Xと複数ビットの信号Yとの所望の論理演算の結果をビット毎に出力する第1の演算手段と、 この第1の演算手段でのビット毎の論理演算に必要な、上位ビットへの伝搬信号をビット毎に出力する第2の演算手段と、 前記信号X,Yに基づいて前記第1、第2の演算手段を制御する制御信号をビット毎に出力する第3の演算手段とを備え、 前記第2の演算手段は、ビット毎の構成がそれぞれ1つの光パスゲートからなり、各光パスゲートが直列に接続され、前記第3の演算手段で演算されたビット毎の制御信号が対応するビットの光パスゲートに入力されることを特徴とする光論理回路。

IPC (1件)：

H03K 19/14

FI (1件)：

H03K19/14

引用特許：

審査官引用 (3件)

• 特開平1-181127
  
• 特開平4-299733
  
• 光スイッチ回路
  公報種別：公開公報   出願番号：特願2004-245556   出願人：日本電信電話株式会社