特許
J-GLOBAL ID：201703008165759540
メモリマクロおよび半導体集積回路装置
発明者：
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出願人/特許権者：
代理人 (2件)：
家入 健
, 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2016-112442
公開番号（公開出願番号）：特開2017-220272
出願日： 2016年06月06日
公開日（公表日）： 2017年12月14日
要約：
【課題】入力されるアドレス信号の取り込み回路の故障を検出することができるメモリマクロを提供する。【解決手段】アドレス入力端子と、クロック入力端子と、メモリアレイと、制御部とを備えるメモリマクロであって、以下のように構成される。制御部は、前記アドレス入力端子へ入力される入力アドレス信号を、前記クロック入力端子から入力される入力クロック信号に同期して取り込み、内部アドレス信号として出力する一時記憶回路を有する。メモリマクロは、前記入力アドレス信号と比較するために前記入力アドレス信号を出力する、内部アドレス出力端子をさらに有する。【選択図】図1
請求項（抜粋）：
アドレス入力端子と、クロック入力端子と、データ入出力端子と、ワード線によって選択される複数のメモリセルを有するメモリアレイと、ワード線駆動回路と、前記メモリアレイのデータを前記データ入出力端子に出力するデータ入出力部と、制御部とを備えるメモリマクロであって、
前記制御部は、前記アドレス入力端子へ入力される入力アドレス信号を、前記クロック入力端子から入力される入力クロック信号に同期して取り込み、内部アドレス信号として出力する一時記憶回路と、前記内部アドレス信号に基づいてアドレスデコード信号を出力するアドレスデコーダとを有し、
前記ワード線駆動回路は、前記アドレスデコード信号に基づいて前記メモリアレイの対応するワード線を選択して駆動し、
前記データ入出力部は、前記ワード線によって選択された前記メモリアレイのデータを前記データ入出力端子に出力可能であり、
前記内部アドレス信号を出力する、内部アドレス出力端子をさらに有する、メモリマクロ。
IPC (2件)：
FI (2件)：
G11C11/34 341D
, G11C29/00 671Z
5B015HH01
, 5B015HH03
, 5B015JJ11
, 5B015KB43
, 5B015RR06
, 5L106AA02
, 5L106DD08
, 5L106EE01
, 5L206AA02
, 5L206DD08
, 5L206EE01
審査官引用 (6件)
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半導体記憶装置
公報種別：公開公報
出願番号：特願2014-198687
出願人：ルネサスエレクトロニクス株式会社
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特開平2-310752
-
キャッシュメモリシステム
公報種別：公開公報
出願番号：特願平8-222573
出願人：三菱電機株式会社
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