半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：きさらぎ国際特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2016-050610
公開番号（公開出願番号）：特開2017-168551
出願日： 2016年03月15日
公開日（公表日）： 2017年09月21日
要約：

【課題】書き込み動作での電流を大きくし、且つ読み出し動作でのリーク電流が小さくする。【解決手段】メモリセルアレイは、第1方向に積層された複数の導電層と、複数の導電層によりその周囲を囲われ第1方向を長手方向として延びる半導体層と、半導体層と導電層との間において半導体層の周囲を囲うように配置され、半導体層側から順に、第1の絶縁層、電荷を蓄積可能な電荷蓄積層、及び第2の絶縁層を含むメモリゲート絶縁層とを備える。第1の絶縁層は、半導体層側から順に、第1の絶縁領域、第2の絶縁領域、及び第3の絶縁領域を備える。メモリセルへの書き込み動作において第1の絶縁層に流れる電流が所定値以上となり、且つメモリセルへの読み出し動作において第1の絶縁層に流れる電流が所定値以下となるよう、第1の絶縁領域、第2の絶縁領域、及び第3の絶縁領域において、第1方向に対して交差する第2方向の厚みの比が設定されている。【選択図】図14

請求項（抜粋）：

メモリセルが配列されたメモリセルアレイを備え、前記メモリセルアレイは、第1方向に積層された複数の導電層と、前記複数の導電層によりその周囲を囲われ前記第1方向を長手方向として延びる半導体層と、前記半導体層と前記導電層との間において前記半導体層の周囲を囲うように配置され、前記半導体層側から順に、第1の絶縁層、電荷を蓄積可能な電荷蓄積層、及び第2の絶縁層を含むメモリゲート絶縁層とを備え、前記第1の絶縁層は、前記半導体層側から順に、第1の絶縁領域、第2の絶縁領域、及び第3の絶縁領域を備え、前記メモリセルへの書き込み動作において前記第1の絶縁層に流れる電流が所定値以上となり、且つ前記メモリセルへの読み出し動作において前記第1の絶縁層に流れる電流が所定値以下となるよう、前記第1の絶縁領域、前記第2の絶縁領域、及び前記第3の絶縁領域において、前記第1方向に対して交差する第2方向の厚みの比が設定されている半導体記憶装置。

IPC (4件)：

H01L 27/115 , H01L 29/788 , H01L 21/336 , H01L 29/792

FI (2件)：

H01L27/10 434 , H01L29/78 371

Fターム (40件)：

5F083EP18 , 5F083EP33 , 5F083EP34 , 5F083EP43 , 5F083EP47 , 5F083EP48 , 5F083EP76 , 5F083ER03 , 5F083GA06 , 5F083GA10 , 5F083GA15 , 5F083JA03 , 5F083JA05 , 5F083JA06 , 5F083JA12 , 5F083JA14 , 5F083JA35 , 5F083JA37 , 5F083JA38 , 5F083JA39 , 5F083KA01 , 5F083KA05 , 5F083KA11 , 5F083LA12 , 5F083LA16 , 5F083LA20 , 5F083ZA01 , 5F101BA45 , 5F101BB02 , 5F101BB04 , 5F101BC02 , 5F101BD02 , 5F101BD16 , 5F101BD22 , 5F101BD30 , 5F101BD34 , 5F101BE02 , 5F101BE05 , 5F101BE06 , 5F101BE07

引用特許：

審査官引用 (4件)

半導体記憶装置
公報種別：公開公報出願番号：特願2009-068963 出願人：株式会社東芝
不揮発性半導体メモリ
公報種別：公開公報出願番号：特願2007-331048 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願2013-124635 出願人：株式会社東芝

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