特許
J-GLOBAL ID:200903052379778076
不揮発性半導体メモリ
発明者:
出願人/特許権者:
代理人 (22件):
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 福原 淑弘
, 峰 隆司
, 白根 俊郎
, 村松 貞男
, 野河 信久
, 幸長 保次郎
, 河野 直樹
, 砂川 克
, 勝村 紘
, 橋本 良郎
, 風間 鉄也
, 河井 将次
, 佐藤 立志
, 岡田 貴志
, 堀内 美保子
, 竹内 将訓
, 市原 卓三
, 山下 元
公報種別:公開公報
出願番号(国際出願番号):特願2007-331048
公開番号(公開出願番号):特開2009-152498
出願日: 2007年12月21日
公開日(公表日): 2009年07月09日
要約:
【課題】メモリセルの駆動電圧及びリーク電流を低減ができ、さらに、カップリング比を向上できる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板内の素子分離領域によって分離される素子領域と、前記素子領域上に設けられるゲート絶縁膜2Aと、前記ゲート絶縁膜上に設けられる電荷蓄積層3Aと、電荷蓄積層3A上に設けられる多層絶縁体4Aと、多層絶縁体4A上に設けられるコントロールゲート電極5Aとを具備し、ゲート絶縁膜2Aは、第1トンネル膜21と、第1トンネル膜21よりも誘電率が高い第1高誘電率膜22と、第1トンネル膜21と同一構成の第2トンネル膜22を含み、多層絶縁体4Aは、第1絶縁膜41と、第1絶縁膜41よりも誘電率が高い第2高誘電率膜42と、第1絶縁膜41と同一構成の第2絶縁膜42とを含んでいることを備える。【選択図】図4
請求項(抜粋):
半導体基板内の素子分離領域によって分離される素子領域と、
前記素子領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられる電荷蓄積層と、
前記電荷蓄積層上に設けられる多層絶縁体と、
前記多層絶縁体上に設けられるコントロールゲート電極とを具備し、
前記ゲート絶縁膜は、
第1トンネル膜と、
前記第1トンネル膜上に形成され、前記第1トンネル膜よりも誘電率が高い第1高誘電率膜と、
前記第1高誘電体膜上に形成され、前記第1トンネル膜と同一構成の第2トンネル膜を含み、
前記多層絶縁体は、
第1絶縁膜と、
前記第1絶縁膜上に形成され、前記第1絶縁膜よりも誘電率が高い第2高誘電率膜と、
前記第2高誘電体膜上に形成され、前記第1絶縁膜と同一構成の第2絶縁膜とを含んでいることを特徴とする不揮発性半導体メモリ。
IPC (4件):
H01L 21/824
, H01L 29/788
, H01L 29/792
, H01L 27/115
FI (2件):
H01L29/78 371
, H01L27/10 434
Fターム (60件):
5F083EP02
, 5F083EP17
, 5F083EP22
, 5F083EP23
, 5F083EP27
, 5F083EP33
, 5F083EP34
, 5F083EP43
, 5F083EP44
, 5F083EP48
, 5F083EP49
, 5F083EP53
, 5F083EP55
, 5F083EP56
, 5F083EP76
, 5F083ER03
, 5F083ER09
, 5F083ER14
, 5F083ER19
, 5F083ER22
, 5F083GA05
, 5F083GA06
, 5F083GA09
, 5F083GA22
, 5F083JA03
, 5F083JA04
, 5F083JA06
, 5F083JA12
, 5F083JA19
, 5F083JA35
, 5F083JA39
, 5F083LA21
, 5F083MA06
, 5F083MA19
, 5F083MA20
, 5F083NA01
, 5F083NA06
, 5F083PR03
, 5F083PR40
, 5F101BA26
, 5F101BA29
, 5F101BA35
, 5F101BA36
, 5F101BA45
, 5F101BA47
, 5F101BB02
, 5F101BB05
, 5F101BB08
, 5F101BC02
, 5F101BC11
, 5F101BD02
, 5F101BD10
, 5F101BD22
, 5F101BD34
, 5F101BD35
, 5F101BE05
, 5F101BE07
, 5F101BF02
, 5F101BF09
, 5F101BH14
引用特許: