特許
J-GLOBAL ID：201703010903688479

積層セラミックキャパシタの回路基板実装構造

発明者：
アン・ヨン・ギュ

アン・ヨン・ギュ について

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イ・ビョン・ファ

イ・ビョン・ファ について

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パク・ミン・チョル

パク・ミン・チョル について

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パク・サン・ス

パク・サン・ス について

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パク・ドン・ソク

パク・ドン・ソク について


出願人/特許権者：
サムソン エレクトロ-メカニックス カンパニーリミテッド.

サムソン エレクトロ-メカニックス カンパニーリミテッド. について


代理人 (1件)： 加藤 公延
公報種別：公開公報
出願番号（国際出願番号）：特願2016-191094
公開番号（公開出願番号）：特開2017-022407
出願日： 2016年09月29日
公開日（公表日）： 2017年01月26日
要約：
【課題】本発明は、積層セラミックキャパシタの回路基板実装構造に関する。【解決手段】本発明の積層セラミックキャパシタの回路基板実装構造は、内部電極が形成された誘電体シートが積層され、前記内部電極に並列接続される外部端子電極が両端部に形成された積層セラミックキャパシタの回路基板実装構造であって、前記積層セラミックキャパシタの内部電極と回路基板が水平方向になるように配置され、前記外部端子電極と回路基板のランドとが導電材によって接合され、前記基板とキャパシタの下面との間の間隔Taと、積層セラミックキャパシタの下部側のカバー層の厚さTcとの合計より前記導電材の接合高さTsが低く形成されることによって振動音を著しく減少させることができる作用効果を発揮することができる。【選択図】図1
請求項（抜粋）：
内部電極が形成された誘電体シートが積層される素体が含まれ、前記内部電極に並列接続される外部端子電極が前記素体の両端部に形成された積層セラミックキャパシタの回路基板実装構造であって、 前記積層セラミックキャパシタの内部電極と回路基板が水平方向になるように配置され、前記外部端子電極と回路基板のランドとが導電材によって接合され、前記回路基板の上面と前記素体の下部側のカバー層の下面との間の間隔Taと、前記素体の下部側のカバー層の厚さTcとの合計より、前記導電材の接合高さTsが低く形成され、 前記導電材の接合高さTsは、前記回路基板の上面と前記素体の下部側のカバー層の下面との間の間隔Taより高く形成され、 前記素体の下部側のカバー層の厚さTcが、前記回路基板の上面と前記素体の下部側のカバー層の下面との間の間隔Taより大きく形成された積層セラミックキャパシタの回路基板実装構造(Ts<Ta+Tc、Ts>Ta、Ta<Tc)。
IPC (3件)：
H01G 4/30 ,  H01G 2/06 ,  H01G 4/12
FI (4件)：
H01G4/30 301F ,  H01G1/035 C ,  H01G4/12 346 ,  H01G4/30 301Z
Fターム (12件)：
5E001AB03 ,  5E001AF06 ,  5E082AB03 ,  5E082EE04 ,  5E082EE23 ,  5E082EE35 ,  5E082FF05 ,  5E082FG04 ,  5E082FG26 ,  5E082FG46 ,  5E082GG10 ,  5E082GG28
引用特許：
出願人引用 (5件)
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審査官引用 (6件)
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