特許

J-GLOBAL ID：201703011032510515

半導体装置および半導体装置の製造方法

発明者： 森 隆弘
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 特許業務法人筒井国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2016-034151
公開番号（公開出願番号）：特開2017-152559
出願日： 2016年02月25日
公開日（公表日）： 2017年08月31日
要約：

【課題】LDMOSを有する半導体装置の特性を向上させる。【解決手段】ドレイン領域DRを囲むn型ドリフト領域HNDFとn型埋め込み領域NBLの間にp型半導体領域PISOを設け、このp型半導体領域PISOとソース領域SRを囲むp型ウエル領域PWLとの間に、p型半導体領域PISOとp型ウエル領域PWLとオーバーラップするようにp型半導体領域H1PWを設ける。n型埋め込み領域NBLの上に、p型半導体領域PISOを設けることで、負入力耐圧を確保することができる。さらに、ソース領域SRとp型半導体領域PISOとの間の電位差を大きくすることができ、ホールの引き抜きを素早く行うことができる。また、p型半導体領域H1PWを設けることで、p型半導体領域H1PWを介して流れるホール電流の経路を確保することができる。これにより、オン耐圧を向上することができる。【選択図】図1

請求項（抜粋）：

半導体層と、 前記半導体層中に離間して形成された、第1導電型のソース領域およびドレイン領域と、 前記ソース領域およびドレイン領域との間に位置するチャネル形成領域と、 前記チャネル形成領域と前記ドレイン領域との間の前記半導体層中に形成された第1絶縁領域と、 前記チャネル形成領域上にゲート絶縁膜を介して形成され、前記第1絶縁領域上まで延在するゲート電極と、 前記ドレイン領域を囲む前記第1導電型の第1半導体領域と、 前記ソース領域を囲む前記第1導電型と逆導電型である第2導電型の第2半導体領域と、 前記第1半導体領域の下方に配置された前記第2導電型の第3半導体領域と、 前記第3半導体領域と前記第2半導体領域との間に配置された前記第2導電型の第4半導体領域と、 を有し、 平面視において、前記第4半導体領域は、前記第3半導体領域の前記第2半導体領域側の端部と重なるように配置され、かつ、前記第4半導体領域は、前記第2半導体領域の前記第1半導体領域側の端部と重なるように配置されている、半導体装置。

IPC (2件)：

H01L 21/336 ,  H01L 29/78

FI (1件)：

H01L29/78 301S

Fターム (34件)：

5F140AA25 ,  5F140AB01 ,  5F140AC21 ,  5F140BA01 ,  5F140BA16 ,  5F140BB12 ,  5F140BC06 ,  5F140BC12 ,  5F140BC17 ,  5F140BD07 ,  5F140BE07 ,  5F140BE10 ,  5F140BF01 ,  5F140BF04 ,  5F140BG28 ,  5F140BG37 ,  5F140BH04 ,  5F140BH13 ,  5F140BH17 ,  5F140BH30 ,  5F140BH41 ,  5F140BH43 ,  5F140BJ07 ,  5F140BJ10 ,  5F140BJ11 ,  5F140BJ27 ,  5F140BK13 ,  5F140CB01 ,  5F140CB04 ,  5F140CC03 ,  5F140CC12 ,  5F140CD01 ,  5F140CD09 ,  5F140CE07

引用特許：

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2011-258570   出願人：ルネサスエレクトロニクス株式会社