特許
J-GLOBAL ID：201703011265780458
メモリ制御回路、メモリ制御システム、メモリ制御方法、及び、メモリ制御プログラム
発明者：
出願人/特許権者：
代理人 (2件)：
机 昌彦
, 下坂 直樹
公報種別：公開公報
出願番号（国際出願番号）：特願2016-011203
公開番号（公開出願番号）：特開2017-134440
出願日： 2016年01月25日
公開日（公表日）： 2017年08月03日
要約：
【課題】書き換え可能な不揮発性メモリに記憶されたデータの最新性が低下することを回避しつつ、当該データが消失することを回避する。【解決手段】メモリ制御回路30は、現在までのデータの書き込み回数に依存した不揮発性能を個々に有する第1及び第2の記憶ブロック41及び42を有する、書き換え可能な不揮発性メモリ40における第1の記憶ブロック41に対してデータが書き込まれたときに、第1の記憶ブロック41に対する、それまでの書き込み回数を測定する回数測定部31と、回数測定部31により測定された書き込み回数が、所定の回数条件を満たすか否かを判定する判定部34と、判定部34により、書き込み回数が回数条件を満たすと判定されたときに、第1の記憶ブロック41に書き込まれた当該データを、第2の記憶ブロック42に対して書き込む書き込み部35と、を備える。【選択図】 図4
請求項（抜粋）：
現在までのデータの書き込み回数に依存した不揮発性能を個々に有する第一及び第二の記憶ブロックを有する、書き換え可能な不揮発性メモリにおける前記第一の記憶ブロックに対してデータが書き込まれたときに、前記第一の記憶ブロックに対する、それまでの前記書き込み回数を測定する回数測定手段と、
前記回数測定手段により測定された前記書き込み回数が、所定の回数条件を満たすか否かを判定する判定手段と、
前記判定手段により、前記書き込み回数が前記回数条件を満たすと判定されたときに、前記第一の記憶ブロックに書き込まれた前記データを、前記第二の記憶ブロックに対して書き込む書き込み手段と、
を備えるメモリ制御回路。
IPC (1件)：
FI (1件)：
Fターム (6件)：
5B018GA04
, 5B018HA23
, 5B018HA31
, 5B018MA23
, 5B018NA06
, 5B018QA15
