特許

J-GLOBAL ID：201703011579824271

高耐圧半導体装置およびその製造方法

発明者： 岩室 憲幸 ,  原田 信介
出願人/特許権者： 富士電機株式会社 ,  国立研究開発法人産業技術総合研究所
代理人 (1件)： 酒井 昭徳
公報種別：再公表公報
出願番号（国際出願番号）：JP2014068633
公開番号（公開出願番号）：WO2015-019797
出願日： 2014年07月11日
公開日（公表日）： 2015年02月12日
要約：

n+型SiC半導体基板(1)上のn-型SiC層(2)の表面に選択的にp+層(3)を形成し、n-型SiC層(2)ならびにp+層(3)の上に、pベース層(4)が形成される。pベース層(4)の表面層には選択的にp+コンタクト層(5)が形成される。表面からpベース層(4)を貫通してn-型SiC層(2)に達するようにn打ち返し層(6)が形成される。p+コンタクト層(5)とn打ち返し層(6)とに挟まれたpベース層(4)の表面露出部上にゲート絶縁膜(9)を介してゲート電極層(8)が設けられ、p+コンタクト層(5)とpベース層(4)とに接触するソース電極(10)が設けられる。裏面にはドレイン電極(11)が設けられる。p+層(3)の一部がn打ち返し層(6)のドレイン電極(11)側の領域で結合部により結合され、かつp+層(3)のドレイン電極(11)側の一部に接するようにp+層(31)が形成されている。

請求項（抜粋）：

第1導電型半導体基板と、 前記第1導電型半導体基板上に形成され、前記第1導電型半導体基板よりも低濃度な第1導電型半導体層と、 前記第1導電型半導体層の表面に選択的に形成された高濃度の第2導電型高濃度半導体層と、 前記第1導電型半導体層ならびに前記第2導電型高濃度半導体層の上に形成された前記第2導電型高濃度半導体層よりも低濃度の第2導電型低濃度半導体層と、 前記第2導電型低濃度半導体層の表面層に選択的に形成された第1導電型ソース領域と、 前記第1導電型半導体基板のおもて面から前記第2導電型低濃度半導体層を貫通して前記第1導電型半導体層に達するように形成された第1導電型ウェル領域と、 前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた前記第2導電型低濃度半導体層の表面露出部上にゲート絶縁膜を介して設けられたゲート電極層と、 前記第1導電型ソース領域と前記第2導電型低濃度半導体層とに接触するソース電極と、 前記第1導電型半導体基板の裏面に設けられたドレイン電極を有する縦型の高耐圧半導体装置において、 前記第2導電型高濃度半導体層の一部が前記第1導電型ウェル領域の前記ドレイン電極側の領域で結合部により結合されており、かつ前記第2導電型高濃度半導体層の前記ドレイン電極側の一部に接するように形成された第2導電型高濃度領域を有することを特徴とする高耐圧半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 29/12 ,  H01L 21/336 ,  H01L 29/06

FI (10件)：

H01L29/78 652C ,  H01L29/78 652T ,  H01L29/78 652S ,  H01L29/78 658A ,  H01L29/78 652F ,  H01L29/78 652M ,  H01L29/06 301D ,  H01L29/06 301V ,  H01L29/78 652D ,  H01L29/78 658E