特許
J-GLOBAL ID：201703011632893884
半導体記憶装置
出願人/特許権者：
力晶科技股▲ふん▼有限公司
力晶科技股▲ふん▼有限公司 について
代理人 (3件)： 山田 卓二 , 田中 光雄 , 川端 純市
公報種別：特許公報
出願番号（国際出願番号）：特願2016-044135
特許番号：特許第6166810号
出願日： 2016年03月08日
要約：
【課題】半導体記憶装置のリフレッシュ時の大きなピーク電流IDDPを低減するとともに、ビット線のセンスアンプマージンを所定値以上確保する。
【解決手段】複数のワード線と複数のビット線の各交差点にそれぞれメモリセルを有し、複数のメモリセルからの複数のデータ線からデータを読み出すセンスアンプと、複数のデータ線からデータをラッチする第1のトランジスタを有するセンスアンプラッチ回路とを備えた半導体記憶装置であって、複数のワード線に平行な同じコラムラインの複数のセンスアンプは複数のセンスアンプ回路グループに分割され、上記分割されたセンスアンプ回路グループは、データの読み出し時のワード線の活性化から遅延されたラッチ信号に基づき読み出しデータをラッチする第2のトランジスタをさらに備える。
【選択図】図5C
請求項（抜粋）：
【請求項1】 複数のワード線と複数のビット線の各交差点にそれぞれメモリセルを有し、前記メモリセルからデータを読み出すセンスアンプと、前記センスアンプを活性化してラッチさせる第1のトランジスタと第2のトランジスタとを備えた半導体記憶装置であって、
複数の前記センスアンプは複数のセンスアンプ回路グループに分割され、
データの読み出し時に、すべての前記センスアンプ回路グループを前記第2のトランジスタに入力される共通の信号により同時に活性化した後、前記各センスアンプ回路グループを前記第1のトランジスタに入力される信号により順次活性化し、
前記第2のトランジスタの駆動能力は前記第1のトランジスタの駆動能力よりも弱くなるように構成されることを特徴とする半導体記憶装置。
IPC (3件)：
FI (3件)：
引用特許：
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