半導体装置

発明者： ,
出願人/特許権者：
代理人 (6件)：辻居幸一 , 熊倉禎男 , 大塚文昭 , 西島孝喜 , 須田洋之 , 上杉浩
公報種別：再公表公報
出願番号（国際出願番号）：JP2013073629
公開番号（公開出願番号）：WO2015-033382
出願日： 2013年09月03日
公開日（公表日）： 2015年03月12日
要約：

縦型トランジスタであるSurrounding Gate Transistor(SGT)を用いて、CMOS NOR回路を構成する半導体装置を小さい面積で提供することが課題である。 m行n列に配置された複数のMOSトランジスタを用いて構成されたNOR回路において、前記NOR回路を構成するMOSトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第1の導電型を持つ第1の活性化領域と第2の導電型を持つ第2の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のNOR回路を構成する半導体装置を提供する。

請求項（抜粋）：

ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に2行n列(n≧2)に配列することによりNOR回路を構成する半導体装置であって、前記各トランジスタは、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記複数のトランジスタは、 1行n列に並んだn個のNチャネルMOSトランジスタと 1行n列に並んだn個のPチャネルMOSトランジスタとで構成され、前記n個のNチャネルMOSトランジスタ及び前記n個のPチャネルMOSトランジスタの各々は、第k列目(k=1〜n)のNチャネルMOSトランジスタと第k列目(k=1〜n)のPチャネルMOSトランジスタは対を成し、各々のゲートは互いに接続されており、前記n個のNチャネルMOSトランジスタと第1列目のPチャネルMOSトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記n個のNチャネルMOSトランジスタと前記第1列目のPチャネルMOSトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、第s列目(s=1〜n-1)のPチャネルMOSトランジスタのソースと第s+1列目のPチャネルMOSトランジスタのドレインは互いに接続されていることを特徴とする半導体装置。

IPC (6件)：

H01L 21/823 , H01L 27/092 , H01L 27/08 , H01L 29/786 , H01L 21/822 , H01L 27/04

FI (9件)：

H01L27/08 321G , H01L27/08 331E , H01L29/78 613A , H01L29/78 616S , H01L29/78 617K , H01L29/78 618C , H01L29/78 626A , H01L27/04 A , H01L27/04 D

Fターム (39件)：

5F038CA02 , 5F038CA03 , 5F038CD02 , 5F038CD12 , 5F038CD18 , 5F038EZ06 , 5F038EZ13 , 5F038EZ20 , 5F048AB01 , 5F048AB03 , 5F048AB04 , 5F048AC03 , 5F048BA01 , 5F048BA16 , 5F048BB01 , 5F048BC03 , 5F048BD07 , 5F048BF06 , 5F048BF07 , 5F048BF11 , 5F048BF15 , 5F048BF16 , 5F048BG07 , 5F048BG11 , 5F048CB07 , 5F110AA04 , 5F110BB04 , 5F110CC09 , 5F110DD13 , 5F110EE22 , 5F110EE38 , 5F110GG02 , 5F110GG22 , 5F110HJ12 , 5F110HK05 , 5F110HM02 , 5F110HM12 , 5F110HM19 , 5F110NN78

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