特許
J-GLOBAL ID：201703020479607051

素子チップの製造方法および素子チップ

発明者：
針貝 篤史

針貝 篤史 について

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置田 尚吾

置田 尚吾 について

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松原 功幸

松原 功幸 について

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廣島 満

廣島 満 について

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奥根 充弘

奥根 充弘 について


出願人/特許権者：
パナソニックIPマネジメント株式会社

パナソニックIPマネジメント株式会社 について


代理人 (2件)： 鎌田 健司 ,  前田 浩夫
公報種別：公開公報
出願番号（国際出願番号）：特願2016-019869
公開番号（公開出願番号）：特開2017-139372
出願日： 2016年02月04日
公開日（公表日）： 2017年08月10日
要約：
【課題】実装過程における導電性材料の這い上がりを抑制することができる素子チップの製造方法を提供することを目的とする。【解決手段】複数の素子領域を有する基板1を分割して複数の素子チップ10を製造する素子チップの製造方法にて用いられるプラズマ処理工程において、基板を第1のプラズマに晒すことにより、基板を素子チップ10に分割し、第1の面10a、第2の面10bおよび複数の凸部が形成された側面10cを備える素子チップ10がキャリア4上に互いに間隔をあけて保持された状態とし、素子チップ10を第2のプラズマに晒すことにより素子チップ10の側面10cに保護膜12cを形成し、この保護膜形成において保護膜12cによって少なくとも側面10cに形成された凸部を被覆し、実装過程における側面10cへの導電性材料の這い上がりを抑制する。【選択図】図2
請求項（抜粋）：
分割領域で画定された複数の素子領域を有する第1の面と前記第1の面と反対側の第2の面とを備える基板を、前記分割領域で分割して複数の素子チップを形成する素子チップの製造方法であって、 前記第1の面の側がキャリアに支持されるとともに、前記素子領域と対向する前記第2の面の領域を覆い且つ前記分割領域と対向する前記第2の面の領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、 前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、 前記プラズマ処理工程は、 前記第2の面を第1のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第1の面に達するまでエッチングして前記基板を素子チップに分割し、前記第1の面、前記第2の面および前記第1の面と前記第2の面とを結ぶとともに複数の凸部が形成された側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持された状態とする分割工程と、 前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で前記素子チップを第2のプラズマに晒すことにより、前記素子チップの前記側面に保護膜を形成する保護膜形成工程とを含み、 前記保護膜形成工程において、前記保護膜は少なくとも前記凸部を被覆する、素子チップの製造方法。
IPC (2件)：
H01L 21/301 ,  H01L 21/306
FI (2件)：
H01L21/78 S ,  H01L21/302 105Z
Fターム (32件)：
5F004BA20 ,  5F004BB18 ,  5F004CA01 ,  5F004CA06 ,  5F004DA00 ,  5F004DA01 ,  5F004DA02 ,  5F004DA15 ,  5F004DA16 ,  5F004DA18 ,  5F004DA23 ,  5F004DA26 ,  5F004DB00 ,  5F004DB01 ,  5F004EA13 ,  5F004EA28 ,  5F004EB04 ,  5F063AA04 ,  5F063AA36 ,  5F063BB01 ,  5F063BB03 ,  5F063CC12 ,  5F063DD42 ,  5F063DD46 ,  5F063DD48 ,  5F063DD90 ,  5F063DF02 ,  5F063DF03 ,  5F063DF14 ,  5F063DF17 ,  5F063EE21 ,  5F063EE40
引用特許：
出願人引用 (8件)
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審査官引用 (8件)
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