特許
J-GLOBAL ID：201303026109490862

半導体装置、半導体装置の製造方法、回路装置、電子機器

発明者：
松尾 剛秀

松尾 剛秀 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 上柳 雅誉 ,  須澤 修 ,  宮坂 一彦
公報種別：公開公報
出願番号（国際出願番号）：特願2012-026084
公開番号（公開出願番号）：特開2013-165100
出願日： 2012年02月09日
公開日（公表日）： 2013年08月22日
要約：
【課題】半導体基板と貫通電極との絶縁性が高い半導体装置を実現する。【解決手段】半導体装置10は、素子回路層30が設けられている第1主面11aと、第1主面11aとは反対側の第2主面11bとを有する半導体基板11と、第1主面11aと第2主面11bとの間を貫通し、且つ第1主面11a側のスキャロップ幅S3及びノッチ深さS4が、第2主面11b側のスキャロップ幅S1及びノッチ深さS2よりも小さい貫通孔20と、貫通孔20の内周面に設けられる絶縁層40と、絶縁層40の内周面に形成され、素子回路層30の配線層33に接続されると共に、第2主面11bまで貫通する貫通電極50と、を有する。このように構成される半導体装置は、スキャロップ幅とノッチ深さとを管理することで、絶縁層40の均一性と密着性を高めることができる。【選択図】図1
請求項（抜粋）：
素子回路層が設けられている第1主面と、前記第1主面とは反対側の第2主面とを有する半導体基板を備えた半導体装置であって、 前記第1主面と前記第2主面との間を貫通し、且つ前記第1主面側のスキャロップ幅S1及びノッチ深さS2が、前記第2主面側のスキャロップ幅S3及びノッチ深さS4よりも小さい貫通孔と、 前記貫通孔の内周面に設けられる絶縁層と、 前記絶縁層の内周面に形成され、前記素子回路層の配線層に接続されると共に、前記第2主面まで貫通する貫通電極と、 を有することを特徴とする半導体装置。
IPC (8件)：
H01L 23/522 ,  H01L 21/768 ,  H01L 21/320 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 23/12 ,  H01L 21/306
FI (4件)：
H01L21/88 J ,  H01L25/08 B ,  H01L23/12 501P ,  H01L21/302 105A
Fターム (46件)：
5F004DA18 ,  5F004DA26 ,  5F004DB01 ,  5F004EA12 ,  5F004EA13 ,  5F004EA28 ,  5F004EA37 ,  5F004EB01 ,  5F004EB02 ,  5F033HH11 ,  5F033HH18 ,  5F033HH23 ,  5F033HH33 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ23 ,  5F033JJ33 ,  5F033MM05 ,  5F033MM13 ,  5F033MM30 ,  5F033NN05 ,  5F033NN07 ,  5F033NN29 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ21 ,  5F033QQ28 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT07 ,  5F033VV07 ,  5F033WW00 ,  5F033WW01 ,  5F033XX02 ,  5F033XX04 ,  5F033XX31 ,  5F033XX33
引用特許：
出願人引用 (4件)
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審査官引用 (3件)

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