特許
J-GLOBAL ID：201703020483171764
半導体素子搭載用基板及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
押田 良隆
公報種別：特許公報
出願番号（国際出願番号）：特願2012-254958
公開番号（公開出願番号）：特開2014-103293
特許番号：特許第6099370号
出願日： 2012年11月21日
公開日（公表日）： 2014年06月05日
請求項（抜粋）：
【請求項1】 下記(a)〜(h)の工程を順次経ることを特徴とする半導体素子搭載用基板の製造方法。
(記)
(a)金属板の表面に各々異なる波長をメインの感光波長として設計された2種類のレジストを用いて、下レジスト層と上レジスト層の2層からなるレジスト層を形成する工程。
(b)前記下レジスト層が未露光の状態において、前記上レジスト層を所定パターンで露光する工程。
(c)前記上レジスト層に所定パターンの開口部を形成し、前記開口部から未露光状態の前記下レジスト層を、前記上レジスト層のパターンで開口部を形成して前記金属板の表面を部分的に露出させる現像工程。
(d)前記下レジスト層を露光して硬化させる工程。
(e)前記下レジスト層から露出している前記金属板の表面に、断面形状が略逆台形の形状のめっき層で、且つ前記金属板と前記めっき層の斜辺との成す角度が40度以上50度以下、又は60度以上70度以下の範囲にあるめっき層を形成する工程。
(f)前記めっき層の表面を、エッチング処理により粗化面とする工程。
(g)前記(f)の工程において形成された前記粗化面上に、前記粗化面形態を維持する膜厚範囲で、ボンディング用の貴金属めっきを行い、表面粗さ(SRa)が0.12〜0.5μmの貴金属めっき層を形成する工程。
(h)前記下レジスト層と上レジスト層の2層からなるレジスト層を含む全てのレジスト層を剥離する工程。
IPC (1件)：
FI (1件)：
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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