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J-GLOBAL ID：201802210962316513   整理番号：18A1907601

深層学習プロセッサにおける活性化機能のための効率的ハードウェアアーキテクチャ【JST・京大機械翻訳】

An Efficient Hardware Architecture for Activation Function in Deep Learning Processor

著者 (3件)： Li Lin (Northwestern Polytechnical University, School of Computer Science and Engineering, Xi’an, China) ,  Zhang Shengbing (Northwestern Polytechnical University, School of Computer Science and Engineering, Xi’an, China) ,  Wu Juan (Xi’an Vocational and Technical College, School of Animation Software and Education, Xi’an, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ICIVC  ページ： 911-918  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 深い学習プロセッサにおける活性化関数の効率的設計と実装を調査するために,本論文は区分的線形補間に基づく活性化機能のための効率的5段階パイプラインハードウェアアーキテクチャと新規ニューロンデータLUTアドレスマッピングアルゴリズムを提示した。直列計算に基づく以前の設計と比較して,提案したハードウェアアーキテクチャは少なくとも3回の加速を達成できる。4つの一般的に使用される活性化関数を,提案したハードウェアアーキテクチャに基づいて設計し,それをXilinxのXC6VLX240T上に実装した。LeNet-5とAlexNetをベンチマークとして選択して,深い学習プロセッサプロトタイプシステムにおけるMNISTとCIFAR-10テストセットに関する種々の区分的数を有する種々の活性化関数の推論精度をテストした。実験結果は,提案したハードウェアアーキテクチャが,深い学習プロセッサにおける活性化関数の関連計算を効果的に達成でき,精度損失が無視できることを示した。提案したハードウェアアーキテクチャは,他の深い学習プロセッサの設計に広く使用できる多数の活性化関数に適応できる。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  ベンチマーク ,  *計算機アーキテクチャ ,  ニューロン ,  *学習 ,  プロトタイプ ,  *演算プロセッサ
準シソーラス用語： アドレス ,  線形補間 ,  活性化関数 ,  *深層学習 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： 深層学習 ,  プロセッサ ,  活性化 ,  ハードウェアアーキテクチャ