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J-GLOBAL ID：201802213465662140   整理番号：18A0942805

トポロジーを改善したクロック受信回路の共通モード干渉とジッタの解析【JST・京大機械翻訳】

Analysis of Common-Mode Interference and Jitter of Clock Receiver Circuits With Improved Topology

著者 (5件)： Yang Xiaofeng (State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China) ,  Zhu Yan (State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China) ,  Chan Chi-Hang (State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China) ,  U Seng-Pan (State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China) ,  Martins Rui P. (State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 65  号： 6  ページ： 1819-1829  発行年： 2018年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,一般モード干渉(CMI)により引き起こされるジッタを正確に特性化し,推定するためのインパルス感度関数に基づく解析を示した。従来の共通モード排除比の概念とは異なり,提案した方法は,acの観点よりも過渡的にCMIジッタを考慮している。解析結果に基づいて,自己バイアス増幅器トポロジーに基づくクロック受信回路(CRC)を提案した。解析の精度と提案したCRCの効率をシミュレーションと測定の両方で検証した。1-GS/s ADCを,逆鎖,差動増幅器,および提案した構造を含む3つのCRCsを同時に含む65nm CMOSにおいて,サンプリングクロックとして用いて作製した。シミュレーションと測定結果の両方は,提示した解析と良い一致を示した。提案したCRCは1.2V電源で620μWの電力で30fs_msジッタを達成した。類似のCMI排除とランダムジッタ性能により,提案したCRCは最新の設計と比較して20倍の電力削減を示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 電力 ,  キャラクタリゼーション ,  差動増幅器 ,  *干渉 ,  CMOS ,  *クロック ,  感度関数 ,  *位相幾何学 ,  *ジッタ
準シソーラス用語： サンプリングクロック , 【Automatic Indexing@JST】

分類 (2件)： 入出力インタフェイス  (JC04040J) ,  データ通信  (ND11040A)

タイトルに関連する用語 (6件)： トポロジー ,  クロック ,  受信回路 ,  干渉 ,  ジッタ ,  解析