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J-GLOBAL ID：201802215158876543   整理番号：18A0727025

ファンアウトウエハレベルパッケージングのためのチップ/パッケージ共分析とインダクタンス抽出【JST・京大機械翻訳】

Chip/package co-analysis and inductance extraction for fan-out wafer-level-packaging

著者 (3件)： Peng Yarui (University of Arkansas) ,  Petranovic Dusan (Mentor Graphics Corporation) ,  Lim Sung Kyu (Georgia Institute of Technology)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： EPEPS  ページ： 1-3  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高度なパッケージング技術は,より高い性能とより低い電力のためにパッケージ経路選定と密接に複数の金型を統合する。しかしながら,チップワイヤとパッケージ間の電気的および磁場相互作用は,注意深い寄生抽出を必要とする。最初に,著者らは,パッケージ対ダイ(P2D)界面層における寄生インダクタンス要素を抽出するための包括的なCADフローを提供した。著者らは,ハローグラウンドとバンドル生成を用いた新しいフルチップループベースのインダクタンス抽出方法を提案した。この抽出エンジンを,チップ/パッケージ誘導結合要素を効率的かつ正確に抽出するために,著者らのP2Dフローに統合した。著者らの抽出エンジンは,平均自己と相互インダクタンス誤差が2.8%と5.3%で,わずか0.63秒の計算時間しか必要としない。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 電磁結合 ,  CPU時間 ,  相互作用 ,  磁場 ,  相互インダクタンス ,  経路選定 ,  電力 ,  *インダクタンス ,  包装技法
準シソーラス用語： 寄生インダクタンス ,  界面層 , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス材料  (NC03020K) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (3件)： パッケージ ,  分析 ,  インダクタンス