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J-GLOBAL ID：201802215510514122   整理番号：18A1620958

フラッシュAD変換器とTDCを組み合わせた900MHz,3.5mW,8ビットパイプライン化スブランングADC【JST・京大機械翻訳】

A 900-MHz, 3.5-mW, 8-bit Pipelined Subranging ADC Combining Flash ADC and TDC

著者 (7件)： Ohhata Kenichi (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Hayakawa Daiki (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Sewaki Kenji (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Imayanagida Kento (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Ueno Kouki (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Sonoda Yuuki (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan) ,  Muroya Kenichiro (Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 26  号： 9  ページ： 1777-1787  発行年： 2018年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,高速と高分解能の両方を達成するために,フラッシュADCとバーニア時間-ディジタル変換器(TDC)を組み合わせた時間ベースのアナログ-ディジタル変換器(ADC)アーキテクチャを提案した。フラッシュADCとバーニアTDCをパイプライン化し,変換速度を増加させた。電荷ステアリング増幅器を低電力残留移動に用いた。プロセス,電圧,温度変化に対する出力共通レベルを安定化するために,電荷ステアリング増幅器の出力段に共通レベル調整器を追加した。さらに,動的層を用いたバーニアTDCは低電力動作を可能にする。65nm CMOS技術で作製した8ビットADC試験チップは,高サンプリング周波数(900MHz)と低消費電力(3.5mW)を有した。性能指数は32fJ/変換段階であった。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 増幅器 ,  温度変動 ,  計算機アーキテクチャ ,  高速度 ,  *AD変換器 ,  性能指数 ,  CMOS ,  高分解能 ,  調節器 ,  電圧 ,  電荷
準シソーラス用語： サンプリング周波数 ,  低電力化 ,  時間ディジタル変換器 ,  *フラッシュADC , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： フラッシュAD変換器 ,  TDC ,  パイプライン ,  ADC