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J-GLOBAL ID：201802215522141413   整理番号：18A2107760

組込み試験のためのJTAG/境界スキャン【JST・京大機械翻訳】

JTAG/Boundary Scan for Built-In Test

著者 (1件)： Sguigna Alan (Business Development, ASSET InterTech, Inc., Richardson, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： AUTOTESTCON  ページ： 1-3  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 不良なシステム信頼性は,ビル-インテスト(BIT)の頻繁な故障と組み合わせて,検出されない故障によるミッションを引き受ける原因となる可能性がある。さらに,ライン交換可能ユニット(LRU)固有故障分離と組み合わせた迅速なフィールド修理の必要性は,システム試験への新しいアプローチを決定する。外部物理的ハードウェアプローブを必要とせずに埋め込まれた,JTAGベースの境界走査試験(BST)の使用を,この問題に取り組むために記述した。本論文は,BIT,テストアクセスポート(TAP)制御装置ファームウェア要求,BSTライブラリアプリケーションプログラムインタフェイス(API),およびハードウェア設計要件に対するJTAGの応用を詳述した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： システム信頼度 ,  制御装置 ,  ファームウェア ,  プローブ ,  バウンダリスキャン ,  ハードウェア設計 ,  *走査 ,  ハードウェア
準シソーラス用語： 故障隔離 ,  *JTAG , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 組込み ,  試験 ,  JTAG ,  境界 ,  スキャン