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J-GLOBAL ID：201802217554395409   整理番号：18A0027922

mGDI技術を用いた8ビットvedic乗算器の設計と実現【Powered by NICT】

Design and implementation of 8-bit vedic multiplier using mGDI technique

著者 (4件)： Meti Shashank S (Department of ECE, R V College of Engineering, Bengaluru-59, India) ,  Bharath C. N. (Department of ECE, R V College of Engineering, Bengaluru-59, India) ,  Kumar Y. G. Praveen (Department of ECE, R V College of Engineering, Bengaluru-59, India) ,  Kariyappa B S (Department of ECE, R V College of Engineering, Bengaluru-59, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICACCI  ページ： 1923-1927  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： VLSI技術の最近の動向における主な制約は電力,面積および遅延した。CMOS設計は,より面積を占有し,より多くの電力を消散する。電力消費は信頼性と性能に直接影響するICの加熱をもたらした。乗算器は,マイクロプロセッサ,DSP(Digital Signal Processor)などのような主要な応用システムの不可欠な部分である,効率的なプロセッサを構築するために乗算器ユニットを最適化する必要がある。本論文では,8ビットベーダ乗算器は修飾ゲート拡散入力(mGDI)を提案した。8ビットベーダ乗算器を4ビットベーダ乗算器と3加算器回路の4数を持つUrdhva Tiryagbhyam経を用いて設計した。従来のCMOS設計と比較した場合,提案したmGDIを使用した乗算器は66%少ない面積,76.1%少ないパワーと60%少ない遅延を消費する。提案した乗算器は,180nm技術に歩調すばらしいツールに実装した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力 ,  演算プロセッサ ,  信頼性 ,  マイクロプロセッサ ,  歩容 ,  CMOS ,  電力消費 ,  超LSI ,  最適化 ,  加算器 ,  *乗算器

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (2件)： 乗算器 ,  設計