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J-GLOBAL ID：201802219417553272   整理番号：18A1980188

単一電源を用いた低待機電力6トランジスタCMOS SRAMの開発

Development of a Low Standby Power Six-Transistor CMOS SRAM Employing a Single Power Supply

著者 (2件)： KOBAYASHI Nobuaki (Nihon University) ,  ENOMOTO Tadayoshi (Chuo University)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E101.C  号： 10  ページ： 822-830(J-STAGE)  発行年： 2018年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 「自己制御可能電圧レベル(SVL)」回路と呼ぶ新しい回路を開発し,単一低電力電源,90nm,2kbit,6トランジスタCMOS SRAMにおいて,「書込み」と「読出し」安定性の両方を拡大するだけでなく,低待機電力とデータ保持能力を達成した。そのSVL回路は,「読出し」,および「書込み」動作のために,ワード線電圧をそれぞれ適応的に,より低く,およびより高く,することができた。それはまた「書込み」と「保持」動作,および「読出し」動作のために,メモリセル供給電圧をそれぞれ適応的に,より低く,およびより高く,することができた。本論文は,開発したSRAMの「保持」特性と待機電力消費(P_ST)に焦点を合わせた。1.0Vの供給電圧(V_DD)で,開発したSRAMの平均P_STはわずか0.984μW,すなわち,従来のSRAMの9.57%(10.28μW)であった。1.0Vの供給電圧で,開発したSRAMのデータ保持マージンは0.1839Vであり,従来のSRAMのそれは0.343Vであった。SVL回路の面積オーバーヘッドは従来のSRAMの1.383%だけであった。(翻訳著者抄録)

シソーラス用語： *CMOS ,  *SRAM ,  電力 ,  *保持 ,  *電圧 ,  *適応制御 ,  *データ読取 ,  *データ書込 ,  電源装置
準シソーラス用語： ゲート電圧 ,  データ保持 ,  ワード線 ,  待機電力 ,  電源 ,  *読出し

著者キーワード (6件)： CMOS ,  SRAM ,  静的雑音余裕 ,  待機電力散逸 ,  漏れ電流 ,  自己制御可能な電圧レベル(SVL)回路

分類 (2件)： 半導体集積回路  (NC03162T) ,  記憶装置  (JC04060F)

引用文献 (11件)：

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タイトルに関連する用語 (5件)： 待機電力 ,  トランジスタ ,  CMOS ,  SRAM ,  開発