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J-GLOBAL ID：201802221958609373   整理番号：18A0845314

IC製造と試験における信頼性を実現するためのロバスト設計-セキュリティアーキテクチャ【JST・京大機械翻訳】

Robust Design-for-Security Architecture for Enabling Trust in IC Manufacturing and Test

著者 (3件)： Guin Ujjwal (Department of Electrical and Computer Engineering, Auburn University, Auburn, AL, USA) ,  Zhou Ziqi (Department of Electrical and Computer Engineering, Auburn University, Auburn, AL, USA) ,  Singh Adit (Department of Electrical and Computer Engineering, Auburn University, Auburn, AL, USA)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 26  号： 5  ページ： 818-830  発行年： 2018年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 半導体製造の禁止コストのために,ほとんどのシステムオンチップ設計会社は,それらの生産を沖合の基礎に供給する。これらのデバイスの多くは,しばしば適切な見過ごを欠いている限られた信頼の環境で製造されているので,多くの異なる脅威が出現している。これらには,統合回路(IC)の認可されていない過剰生産,製造試験によって廃棄された仕様外/排除されたICの販売,知的財産の信頼性,および設計の逆エンジニアリングが含まれている。長年にわたり,研究者は,基本的な機能性を修正することにより設計が混乱し,安全な難読鍵を使用するだけで活性化されることにより,設計が混乱されている,異なる計量と難読技術を提案している。しかし,Boole充足可能性に基づくアルゴリズムは,鍵に基づくobfuscion法を効率的に破ることが示されており,その結果,計量と難読の主要な目的を回避している。本論文において,著者らは,あらゆる環境の下で敵に対するキーを漏れることを防ぐために,設計セキュリティインフラストラクチャを実行するための新しい安全なセル設計を提示した。重要なことに,著者らの設計は,ポストシリコン検証とデバッグを含むあらゆる方法において,通常の製造フローの間のチップの安定性を制限しない。提案した設計は,非常に少ない(<1%)面積オーバーヘッドのコストで,種々の既知の攻撃に対して抵抗性がある。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 安全性 ,  アルゴリズム ,  *信頼性 ,  製造試験
準シソーラス用語： オーバヘッド ,  セル設計 ,  機能性 ,  知的財産 ,  沖合 ,  システムオンチップ ,  禁止 ,  半導体製造 ,  *パラメータ設計 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： IC製造 ,  試験 ,  ロバスト設計 ,  セキュリティアーキテクチャ