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J-GLOBAL ID:201802224844963238   整理番号:18A1384468

超低電圧タイミング投機SRAMのための選択的ビット線電圧調整による二重センシング方式【JST・京大機械翻訳】

A Double Sensing Scheme With Selective Bitline Voltage Regulation for Ultralow-Voltage Timing Speculative SRAM
著者 (8件):
資料名:
巻: 53  号:ページ: 2415-2426  発行年: 2018年 
JST資料番号: B0761A  ISSN: 0018-9200  CODEN: IJSCBC  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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超低電圧静的ランダムアクセスメモリ(SRAM)のスループットを改善するために,選択的ビットライン電圧調整(DS-SBVR)方式による二重センシングを提案した。ビットライン電圧スイングを2回検知し,確認のために2つのサンプルを比較した。ビットライン電圧は二つのセンシングステップ間の電荷共有により動的に制御される。他のタイミング投機SRAMsとは異なり,その誤差止めははるかに早く発生する。したがって,それはより高い読み取りスループットを達成する。一方,DS-SBVRのための構成可能なタイミングパルスを生成するためのディジタル化タイミング方式を提案した。他のタイミング技術と比較して,それはプロセス,電圧,温度(PVT)追跡および分散抑制に対してより良い能力を有した。性能/電力/面積の公平な比較のために,3つの異なるカラムベースのタイミング投機設計を,同じ技術で実行した。40SRAMマクロ(128×32)を含む28nm試験チップを作製し,この方式を実証した。従来の設計と比較して,測定はDS-SBVRが0.6-V SSコーナーで1.45×スループット利得を達成することを示した。性能指数(FOM)を電力,性能,面積(PPA)利得比較のために導入した。従来の設計と比較して,PPA利得のFOMsは,128列と512列メモリにおいて,それぞれ1.54と2.33である。他のタイミング投機SRAMsと比較して,それは1.83×-2.24×改善を達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (1件):
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半導体集積回路 
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