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J-GLOBAL ID：201802225922275476   整理番号：18A1027358

二重参照シフトと内挿を用いた12ビット1.6,3.2,6.4GS/s 4-B/サイクル時間インタリーブSAR ADC【JST・京大機械翻訳】

A 12-Bit 1.6, 3.2, and 6.4 GS/s 4-b/Cycle Time-Interleaved SAR ADC With Dual Reference Shifting and Interpolation

著者 (4件)： Nam Jae-Won (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, USA) ,  Hassanpourghadi Mohsen (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, USA) ,  Zhang Aoyang (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, USA) ,  Chen Mike Shuo-Wei (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 53  号： 6  ページ： 1765-1779  発行年： 2018年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,低電力と高速動作のためのマルチビット/サイクル遷移近似レジスタ(SAR)アナログ-ディジタル変換器(ADC)アーキテクチャを実証した。提案した二重参照シフトと内挿技術は,マルチビット/サイクルSARアーキテクチャの電力と面積オーバーヘッドを低減し,各変換サイクルに対するビット量子化のより高い数と,より高い変換率を可能にした。この概念を証明するために,12ビット32方向の時間インタリーブ4-b/サイクルSAR ADCプロトタイプを65nm CMOS技術で製作した。ADCプロトタイプは多重サンプリングレート(1.6,3.2,6.4GS/s)で構成できる。それは,1GHzの最大入力周波数で6.4GS/sと9.4ENOBで10.9ビットのビットのピーク有効数(ENOB)を測定する。プロトタイプは6.4GS/sサンプリングレートで154.9dBのSchreier性能指数(FOM_Schreier)を達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 多重化 ,  プロトタイプ ,  AD変換器 ,  電力 ,  レジスタ ,  性能指数 ,  *内挿法 ,  計算機アーキテクチャ ,  周波数 ,  量子化
準シソーラス用語： ENOB ,  サンプリング速度 ,  オーバヘッド ,  マルチビット ,  低電力化 , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (8件)： 参照 ,  シフト ,  内挿 ,  ビット ,  サイクル時間 ,  インタリーブ ,  SAR ,  ADC