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J-GLOBAL ID：201802226229238774   整理番号：18A0445012

改良SVL(ISVL)技術を用いた低電力7T SRAMセルの解析【Powered by NICT】

Analysis of low power 7T SRAM cell employing improved SVL (ISVL) technique

著者 (2件)： Kumar C S Hemanth (Department of ECE, R V College of Engineering, Bengaluru, India (Affiliated to VTU, Belagavi)) ,  Kariyappa B S (Department of ECE, R V College of Engineering, Bengaluru, India (Affiliated to VTU, Belagavi))
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICEECCOT  ページ： 478-482  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低電力メモリのための需要の増加に伴い,これは漏れ電流を減少させることにより達成した。電力消費は主にサブしきい値とゲート漏れなどのような異なる型の漏れ電流に起因して起こり,これらの電流を低減する必要がある。本研究では,改良された自己制御可能電圧レベル(I SVL)回路を採用することにより低電力7T SRAMセルの設計を主な目的としている。シミュレーション結果は,上部下部SVL7t(UL SVL)と基本7T SRAMセルよりも改善された自己電圧レベル法の大きな漏れ電流の低減であることを示した。SVL法は塩基性7T SRAMセルと比較してUL SVL SRAM7T細胞と68%減少と比較して漏れ電流の60%低下させた。全シミュレーションは180nm CMOS技術を用い,0.7Vの電源電圧でCadenceのVirtuosoプラットフォームである。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： CMOS ,  電流 ,  塩基性 ,  *SRAM ,  記憶装置 ,  電力消費 ,  漏れ電流 ,  シミュレーション
準シソーラス用語： 電源電圧 ,  自己制御 ,  サブ閾値 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  トランジスタ  (NC03070N)

タイトルに関連する用語 (4件)： 低電力 ,  SRAM ,  セル ,  解析