文献

J-GLOBAL ID：201802226819565839   整理番号：18A0845120

演算Z2-FETメモリマトリックスの実験的実証【JST・京大機械翻訳】

Experimental Demonstration of Operational Z²-FET Memory Matrix

著者 (9件)： Navarro Santiago (Department of Electronics, University of Granada, Granada, Spain) ,  Navarro Carlos (Department of Electronics, University of Granada, Granada, Spain) ,  Marquez Carlos (Department of Electronics, University of Granada, Granada, Spain) ,  El Dirani Hassan (STMicroelectronics, Crolles, France) ,  Galy Philippe (STMicroelectronics, Crolles, France) ,  Bawedin Maryline (IMEP-LAHC, Grenoble INP Minatec, Grenoble, France) ,  Pickering Andy (SureCore, Leeds, U.K.) ,  Cristoloveanu Sorin (IMEP-LAHC, Grenoble INP Minatec, Grenoble, France) ,  Gamiz Francisco (Department of Electronics, University of Granada, Granada, Spain)
資料名： IEEE Electron Device Letters  (IEEE Electron Device Letters)
巻： 39  号： 5  ページ： 660-663  発行年： 2018年 
JST資料番号： B0344B  ISSN： 0741-3106  CODEN： EDLEDZ  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本稿では,機能性Z2-FET DRAMメモリマトリックスを初めて実験的に実証した。同時読み取りとプログラミングアクセスによる単語レベル操作の証明に成功した。擾乱も調査し,結果はビットライン擾乱免疫を実証した。さらに,ワード線当たり1個のセレクタのみを含む,作製したメモリ行列は,アレイ次元を増加させるためのメモリのスケーラビリティを容易にする。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： *記憶装置 ,  *演算 ,  DRAM ,  選別器
準シソーラス用語： ワード線 ,  ビット線 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： FET ,  マトリックス ,  実験 ,  実証